Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de
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Vom UML-Mo<strong>de</strong>ll einer Zustandsmaschine zu <strong>de</strong>ren<br />
VHDL- und SystemC-Architektur<br />
Vom UML-Mo<strong>de</strong>ll einer Zustandsmaschine zu <strong>de</strong>ren VHDLund<br />
SystemC-Architektur<br />
M. Holzer, T. Greiner, F. Schumacher, F. Kesel<br />
Hochschule Pforzheim, MERSES 1 - Zentrum für Angewandte Forschung<br />
www.merses.<strong>de</strong>, merses@hs-pforzheim.<strong>de</strong><br />
Diese Arbeit entstand im Rahmen <strong>de</strong>s Zentrums<br />
für Angewandte Forschung MERSES 1 an <strong>de</strong>r<br />
Hochschule Pforzheim und beschäftigt sich mit<br />
<strong>de</strong>r automatischen Erzeugung von synthetisierbaren<br />
VHDL- und SystemC-Architekturen aus<br />
funktionalen UML-Zustandsmaschinenmo<strong>de</strong>llen.<br />
Dabei kommen Metho<strong>de</strong>n und etablierte Werkzeuge<br />
<strong>de</strong>r Mo<strong>de</strong>llgetriebenen Softwareentwicklung<br />
(eng. Mo<strong>de</strong>l Driven Software Development:<br />
MDSD) zum Einsatz.<br />
Im ersten Schritt <strong>de</strong>s Generierungsprozesses wird<br />
mittels Mo<strong>de</strong>ll-zu-Mo<strong>de</strong>ll-Transformation die UML-<br />
Spezifikation <strong>de</strong>r Zustandsmaschine, unter<br />
Berücksichtigung <strong>eines</strong> selbst entworfenen Met<strong>am</strong>o<strong>de</strong>lls,<br />
in ein zielsprachenunabhängiges Zwischenmo<strong>de</strong>ll<br />
übersetzt. Während <strong>de</strong>r Transformation<br />
wird das UML-Mo<strong>de</strong>ll gegen die durch<br />
das Met<strong>am</strong>o<strong>de</strong>ll <strong>de</strong>finierten Restriktionen geprüft<br />
und <strong>de</strong>m Benutzer gegebenenfalls Warnungen<br />
o<strong>de</strong>r Fehlermeldungen angezeigt. War die Erzeugung<br />
<strong>de</strong>s Zwischenmo<strong>de</strong>lls erfolgreich, wird Quellco<strong>de</strong><br />
für je<strong>de</strong> Zielsprache mittels eigenem Satz<br />
von Generator-Templates erzeugt. Zusätzlich zu<br />
<strong>de</strong>n erzeugten Architektur-Quellco<strong>de</strong>-Dateien,<br />
wird eine VHDL-Testbench für <strong>de</strong>n funktionalen<br />
Test <strong>de</strong>r Zustandsmaschine und ein Simulationsskript<br />
für <strong>de</strong>n automatisierten Testablauf<br />
mit <strong>de</strong>m HDL-Simulationswerkzeug Mo<strong>de</strong>lsim<br />
(Mentor Graphics) erzeugt. Um eine bessere<br />
Strukturierung und Skalierbarkeit zu<br />
gewährleisten, wer<strong>de</strong>n hierarchische UML-<br />
Zustandsmaschinen unterstützt. Dabei sind<br />
sowohl einfache als auch parallele Unterzustandsmaschinen<br />
möglich.<br />
1 MERSES: Mo<strong>de</strong>llgestützte Entwurfs- und Realisierungsmuster<br />
für Signalverarbeiten<strong>de</strong> Eingebettete<br />
Systeme - Zentrum für Angewandte Forschung. Das<br />
ZAFH MERSES wird geför<strong>de</strong>rt durch die Europäische<br />
Union, Europäischer Fonds für regionale Entwicklung<br />
und das Land Ba<strong>de</strong>n-Württemberg, Ministerium für<br />
Wissenschaft, Forschung und Kunst.<br />
<strong>Der</strong> beschriebene Generator-Workflow wur<strong>de</strong><br />
mittels <strong>de</strong>r Progr<strong>am</strong>miersprache Java und <strong>de</strong>m<br />
Generator-Fr<strong>am</strong>ework openArchitectureWare<br />
(oAW) in ein eigenständiges EDA-Werkzeug mit<br />
grafischer Benutzeroberfläche integriert.<br />
1. Einleitung<br />
Um komplexe Signalverarbeitungssysteme - oft im<br />
mobilen Umfeld - in eingebettete Systeme zu integrieren,<br />
kommen heutzutage immer öfter sogenannte<br />
System-on-Chip-Lösungen (SoC) zum Einsatz, bei<br />
<strong>de</strong>nen das ges<strong>am</strong>te System, bzw. Subsysteme auf<br />
einem einzigen Chip integriert wer<strong>de</strong>n. Um die<br />
Entwicklung solcher komplexer VLSI-<strong>Design</strong>s<br />
effizienter zu gestalten und <strong>de</strong>r For<strong>de</strong>rung nach<br />
kürzeren Entwicklungszyklen (time to market) folge<br />
leisten zu können, sind die Schlüsselfaktoren<br />
Abstraktion [1] und Wie<strong>de</strong>rverwendbarkeit [2] von<br />
einzelnen Modulen beson<strong>de</strong>rs wichtig. Dazu wer<strong>de</strong>n<br />
immer mehr mo<strong>de</strong>llgestützte Beschreibungsmöglichkeiten<br />
für die einzelnen Algorithmenblöcke<br />
verwen<strong>de</strong>t. Dabei führt eine Anhebung <strong>de</strong>s Abstraktionsniveaus<br />
einzelner Systemkomponenten zu<br />
übersichtlicheren und kompakteren Systemspezifikationen,<br />
die eine geringere Fehleranfälligkeit aufweisen.<br />
Um <strong>de</strong>m zweiten Schlüsselfaktor zur Produktivitätssteigerung<br />
im Bereich <strong>de</strong>s Hardwareentwurfs gerecht<br />
zu wer<strong>de</strong>n, sollten im Entwicklungsprozess möglichst<br />
viele vorhan<strong>de</strong>ne und getestete Komponenten, sogenannte<br />
IP-Module (eng. Intellectual Property: IP),<br />
wie<strong>de</strong>rverwen<strong>de</strong>t wer<strong>de</strong>n. Die wichtigsten Eigenschaften<br />
von IP-Modulen sind Rechenleistung,<br />
Energieverbrauch und Flächenbedarf auf <strong>de</strong>m Chip<br />
und meist gegenläufig [1]. <strong>Der</strong>en Be<strong>de</strong>utung ist vom<br />
Einsatzfeld und <strong>de</strong>n d<strong>am</strong>it verbun<strong>de</strong>nen<br />
Anfor<strong>de</strong>rungen an das Ges<strong>am</strong>tsystem abhängig.<br />
Hieraus resultiert, dass je stärker ein IP-Modul<br />
par<strong>am</strong>etrisierbar bezüglich dieser äußeren, von<br />
seinem Einsatzfeld getriebenen Systemanfor<strong>de</strong>rungen<br />
ist, <strong>de</strong>sto universeller kann es an die<br />
individuellen Erfor<strong>de</strong>rnisse <strong>eines</strong> Systems angepasst<br />
wer<strong>de</strong>n und somit seine Fähigkeit zur<br />
Wie<strong>de</strong>rverwendung erhöht wer<strong>de</strong>n, was ebenfalls für<br />
MPC-Workshop, Juli 2009<br />
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