Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de

„Entwurf eines High-Speed Multiplexers/Demultiplexers für einen Mischer in
0,35µm Technologie“
Das Differenzeingangspaar M3-M4 besteht aus
relativ kleinen Transistoren, die sich im linken unteren
Bereich befinden. Auch diese wurde Common-
Centroid angeordnet.
Die restlichen Transistoren sind im freien Bereich
zwischen den Widerständen und dem Differenzeingangspaar
platziert.
verstärkt werden. Dies erfolgt durch eine Kette aus
vier Invertern. Die Transistoren der Inverter werden
von Stufe zu Stufe in ihren Weiten skaliert (jeweils
Faktor 4) um dadurch am Ende der Kette ein
schnelles Umladen des Transmissiongates durch
einen genügend großen Strom zu ermöglichen. Das
Delay welches dabei entsteht spielt keine Rolle, da es
für alle Signale gleich ist.
Abbildung 7: Schaltbild Buffer
Abbildung 6: Layout Komparator
Beim Layout stellte sich heraus, dass Transistoren
(hier M2) mit Minimalabmessungen (l=0,35µm,
w=0,4µm) zu Problemen beim Design-Rule-Check
(DRC) führen. Durch die knochenartige Struktur des
Transistors erscheint eine Fehlermeldung bezüglich
des Abstandes der NPLUS-Wanne. Um diesen Fehler
zu beheben wurde der Transistor M2 auf die Weite
w=0,7µm vergrößert. Dadurch kommt es zu einer
rechteckigen Struktur, die keine Fehlermeldungen
mehr aufweist. Beim Layout des Buffers war weiter
kein Matching zu beachten.
4.2 Decoder
Der Decoder wählt die Transmissiongates aus, die
angesteuert werden sollen. Er besteht aus einem
NAND- und einem Inverter-Gatter, die beide aus der
AMS Library „Corelib“ entnommen worden sind. Die
Auswahl, welcher Decoder schaltet, erfolgt durch die
Signale „I“, „Iq“, „Q“ und „Qq“. Pro Kanal werden 4
Decoder benötigt, die alle unterschiedlich angesteuert
werden, so dass einer nach dem anderen schaltet.
Das Schaltschema ist in Abbildung 2 veranschaulicht.
Zusätzlich zu den erwähnten Simulationen ist
außerdem eine Überprüfung des Umschaltkriteriums
nach der CMOS-Pegel-Spezifikation erfolgt. Dabei
darf der Decoder nicht umschalten wenn V in < 0,3*V DD
und muss umschalten wenn V in > 0,7*V DD ist.
4.3 Buffer
Da der Strom, der aus dem Decoder kommt, nicht
groß genug ist, um die Gatekapazität des
Transmissiongates schnell genug umzuladen und
somit zum Schalten zu bringen, muss das Signal
Abbildung 8: Layout Buffer
4.4 Transmissiongate
Das Transmissiongate ist der eigentliche analoge
Schalter der das Signal von 'A' nach 'B', z.B. von der
Antenne zum Verstärker (DEMUX-Betrieb) durch
schaltet. Dabei wird ein PMOS und ein NMOS parallel
geschalten und von invertierenden Signalen
angesteuert. Die beiden Transistoren wurden dabei
gleich groß dimensioniert, um eine Überkopplung
über die Gatekapazitäten zu kompensieren. Dies hat
allerdings den Nachteil, dass sich für die Transistoren
unterschiedliche Widerstandswerte ergeben. Durch
MPC-Workshop, Juli 2009
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