Der UMC 0.18 Design Flow am Beispiel eines PDA ... - Mpc.belwue.de

„Entwurf eines High-Speed Multiplexers/Demultiplexers für einen Mischer in
0,35µm Technologie“
die Parallelschaltung ergibt sich dann wieder ein
geringerer Durchgangswiderstand R ON.
Daraus ergibt sich folgendes Schaltbild (Abb.9):
Abbildung 9: Schaltbild
Transmissiongate
5. Simulation der kompletten
Schaltung
Für die Simulation der kompletten Schaltung wurden
entsprechend der Vorgaben zwei differentielle
Sinussignale, die um 90° phasenverschoben sind, an
den Eingängen angelegt. Der Aufbau (Abbildung 11)
besteht weiterhin aus zwei Komparatoren, welche die
Rechtecksignale für die IQ-Modulation erzeugen, und
8 Ketten die sich aus jeweils einem Decoder, Buffer
und dem Transmissiongate zu zwei Kanälen
zusammensetzen. Die Pins 1A,2A und 1B1 bis 2B4
sind als bidirektionale Pins ausgeführt, da diese das
zu schaltende Signal leiten. Für den MUX-Betrieb
läuft das Signal von 1B1-1B4 nach 1A (Kanal 1) bzw.
von 2B1-2B4 nach 2A (Kanal 2). Für den DEMUX-
Betrieb ist der Signalverlauf entsprechend umgekehrt.
Das Layout des Transmissiongate ist in Abbildung 10
dargestellt.
Abbildung 11: Schaltbild der kompletten Schaltung
Abbildung 10: Layout Transmissiongate
Der PMOS Transistor M1 ist größer, weil die Bulk-
Anschlüsse direkt an den Drainanschluss angefügt
wurden. Beim NMOS Transistor M2 ist der
Bulkanschluss (=Substratanschluss) oben und unten
angefügt.
In Abbildung 12 ist die Ansteuerung der
Transmissiongates sowie die Signale 'A' und 'B' zu
erkennen. Untereinander angeordnet sind die vier
Transmissiongates des Kanal 1 die nacheinander
angesteuert werden, wie man im zeitlichen Versatz
der Rechtecke erkennen kann. Die Kurve 1 ist das
Signal, welches von der Antenne empfangen wird
und am Pin 'A' des Transmissiongate anliegt. Die
hervorgehobenen Abschnitte sind Teilstücke der
Kurve 2 die am Pin 'B' des Transmissiongates
herauskommen.
MPC-Workshop, Juli 2009
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