Abschlussbericht_PowerTower - Projektlabor - TU Berlin

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Abbildung 9.102: Erster Entwurf der Logikschaltung Abbildung 9.103: Endgültiger Schaltplan der Logik Seite 1 Zeitpunkt Phasenerkennung Schaltsignal Set (s) Reset (r) Ergebins (q) t 1 1 0 0 1 0 t 2 0 0 0 0 0 t 3 1 1 1 0 1 t 4a 0 1 0 0 1 t 4b 1 1 1 0 1 t 5a 0 0 0 0 0 t 5b 1 0 0 1 0 Tabelle 9.22: Logiktabelle 168
Die Logik wurde durch Pulldowns, 100kΩ Widerstände gegen Masse, vor den Signaleingängen ergänzt, dass bei offenem Kontakt der korrekte logische Eingangspegel garantiert ist. Als Bauelemente wurden CMOS- Elemente gewählt, da diese in allen Schaltungen benutzt wurden und somit Probleme, die bei der gemeinsamen Verwendung von TTL- und CMOS-Bausteinen auftreten können, vermieden werden konnten. Eine zweite Frage war die Umsetzung der Treiberstufe für die Relais. Das Ausgangssignal des Flip-Flops kann nicht direkt als Schaltimpuls für die Relais herhalten, da es dafür zu schwach ist. In der Diskussion war die Möglichkeit einer Treiberstufe per Bipolartransistor oder MOS-Feld effekttransistor. Aufgrund der leistungslosen Ansteuerung eines MOS-Fet wurde diese Alternative gewählt. Abbildung 9.104: Endgültiger Schaltplan Seite 2 Als passender Feldeffekttransistor wurde der BS-170 ausgewählt, welcher ebenfalls einen Pulldown-ähnlichen Widerstand mit 10k Ohm am Source gegen Masse erhielt. Die Simulation der überarbeiteten Schaltung war erfolgreich. Im Testaufbau wurden verschiedene Relais getestet und Schaltzeiten gemessen, um eine Vorabschätzung für die Einstellung der Phasenerkennung zu bekommen. Das endgültig verwendete Relais (Printrelais RT424006) konnte nicht gemessen werden, da es bis kurz vor der Bestückung der Platine nicht vorhanden war. Mit einer nachträglichen Messung konnte ein Wert von 9ms ermittelt werden. Ein weiterer Diskussionspunkt war die Spannungsversorgung der Relais. Eigentlich sollte ein 12V Relais benutzt werden, dass per Spannungstei- 169
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Projektlabor im Fachgebiet Elektrot
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9.3.2 Standbyerkennung . . . . . .
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1 Einführung Vorwort zum Projektla
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3 Bedienungsanleitung 3.1 Multifunk
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Im Timermodus kann man die Dose im
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3.3 Kontroll-LEDs Nach Einstellen d
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Teil II Die Gruppe 13
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6 Fotos und Namen 6.1 Gruppe 1: Bed
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6.3 Gruppe 3: Stand-By-Erkennung un
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6.5 Gruppe 5: Netzteil und Leistung
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wurden. Alle Überlegungen wurden m
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die Steckdose, aber so ist das halt
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so viel zeit investiert wie für da
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8 Schnittstellen und Busbelegung Nr
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die Idee auf ein Bussystem mit Adre
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Abbildung 9.2: Platine Kanalplatine
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Moduswahl Abbildung 9.4: Schematic
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Status Abbildung 9.5: Schematic Sta
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Dimmer/Timer Das Blockschaltbild ze
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Sleep-Counter Die beiden Bauteile 4
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Der Zähler zum Einstellen der Time
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AND-Gatters anliegen. Die Inverter
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Abbildung 9.10: Schematic DA-Wandle
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9.1.2 Die Fernbedienung Mit der Fer
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Abbildung 9.12: Teilschaltung für
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Im folgenden sind noch die Layouts
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Die Tastaturschaltung besteht aus 1
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Abbildung 9.19: Boardoberseite Tast
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Die Versorgungsspannung von 5V bezi
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Abbildung 9.22: Boardunterseite Tas
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Part Value Device Package Sheet C22
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Part Value Device Package Sheet C1-
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IC1 4070N 4070N DIL14 1 IC2 4508N 4
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PL1 10VS 10V 1 PL2-PL3 16VS 16V 3*2
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Part Value Device Package Sheet CLA
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Hier das ursprüngliche Konzept als
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Endgütlige Schaltung Finale Zusamm
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Schaltpläne Es folgt nun der Schal
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Abbildung 9.27: Der auch abschalten
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Probleme Probleme mit den Flip-Flop
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Abbildung 9.28: Testaufbau 81
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auflädt, eine Spannung über diese
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Abbildung 9.33: Simulation des Sign
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heit den Befehl, die Steckdose wied
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Zusammenfassung Signalweg der Schal
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Abbildung 9.36: Das Platinenlayout
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Hier das ursprüngliche Konzept als
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Es folgt nun der Schaltplan: Die Cl
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denn schnell. Die Fehler kamen soba
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Abbildung 9.41: Beschaltung mit Vor
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Wenn der Kondensator aufgeladen wir
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Im gesamten Schaltplan sind leicht
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Abbildung 9.47: Funktionierende Tes
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Hier die Bestückung: Abbildung 9.4
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Das Top-Layout: Abbildung 9.50: Top
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Abbildung 9.51: Blockschaltbild 111
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Abbildung 9.52: Dimmersteuerung Abb
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C 5 über den Transistor. Durch Var
Seite 117 und 118: Der Dimmer an sich. Berechnungen Sp
Seite 119 und 120: Abbildung 9.61: Eagle Schematic Dim
Seite 121 und 122: Abbildung 9.63: Phasenanschnitt (sc
Seite 123 und 124: Abbildung 9.65: Phasenanschnitt (st
Seite 125 und 126: Triacs und des Diacs im Nulldurchga
Seite 127 und 128: B 1 C 1 C 2 C 3 RECTIFIER-FB32 (Br
Seite 129 und 130: Abbildung 9.69: Originalschaltplan
Seite 131 und 132: Dies führte eine neue Dimensionier
Seite 133 und 134: Die Referenzspannung am 2. OPV R U
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Seite 139 und 140: Messdiagramme zur Testreihe Übersp
Seite 141 und 142: Bodediagramm des Netzfilters Wir ha
Seite 143 und 144: den Netzfilter verwendet wird. Des
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Seite 153 und 154: chen werden kann, dass man das ausg
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Seite 161 und 162: Abbildung 9.93: Schaltplan des Netz
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