Abschlussbericht_PowerTower - Projektlabor - TU Berlin

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Diese drei Einzelschaltungen wurden zu einer zusammengeführt. Anschliessend wurden die Signale auf ein D-Latch(CD4042) gegeben. Dort werden sie gespeichert, bis an den Eingängen eine neue Kombination anliegt. Das Signal zum Speichern darf erst kommen, wenn die Eingangskombination anliegt. Damit das Speichersignal nicht mit den Signalen übereinander liegt, wird das Speichersignal über ein NAND mit invertierten Eingängen geleitet, wozu es zwei Gatterlaufzeiten benötigt. Damit ist sichergestellt, dass das Speichersignal erst am Register anliegt, wenn die Signale auf Hi-Potential sind. Abbildung 9.14: Schematic Wahlschaltung 50
Im folgenden sind noch die Layouts der Platine dargestellt. Diese Platine bildet zusammen mit der Tastaturplatine die Fernbedienung. Die beiden Platinen wurden im Format 80x100 gefertigt, so dass die Fernbedienung nicht zu gross wurde. Dies ist auch der Grund für den Einsatz von SMD Bauteilen auf der Tastaturplatine. Abbildung 9.15: Platinenlayout der Wahlschaltung Oberseite 51
Seite 1 und 2: Projektlabor im Fachgebiet Elektrot
Seite 3 und 4: 9.3.2 Standbyerkennung . . . . . .
Seite 5 und 6: 1 Einführung Vorwort zum Projektla
Seite 7 und 8: 3 Bedienungsanleitung 3.1 Multifunk
Seite 9 und 10: Im Timermodus kann man die Dose im
Seite 11 und 12: 3.3 Kontroll-LEDs Nach Einstellen d
Seite 13 und 14: Teil II Die Gruppe 13
Seite 15 und 16: 6 Fotos und Namen 6.1 Gruppe 1: Bed
Seite 17 und 18: 6.3 Gruppe 3: Stand-By-Erkennung un
Seite 19 und 20: 6.5 Gruppe 5: Netzteil und Leistung
Seite 21 und 22: wurden. Alle Überlegungen wurden m
Seite 23 und 24: die Steckdose, aber so ist das halt
Seite 25 und 26: so viel zeit investiert wie für da
Seite 27 und 28: 8 Schnittstellen und Busbelegung Nr
Seite 29 und 30: die Idee auf ein Bussystem mit Adre
Seite 31 und 32: Abbildung 9.2: Platine Kanalplatine
Seite 33 und 34: Moduswahl Abbildung 9.4: Schematic
Seite 35 und 36: Status Abbildung 9.5: Schematic Sta
Seite 37 und 38: Dimmer/Timer Das Blockschaltbild ze
Seite 39 und 40: Sleep-Counter Die beiden Bauteile 4
Seite 41 und 42: Der Zähler zum Einstellen der Time
Seite 43 und 44: AND-Gatters anliegen. Die Inverter
Seite 45 und 46: Abbildung 9.10: Schematic DA-Wandle
Seite 47 und 48: 9.1.2 Die Fernbedienung Mit der Fer
Seite 49: Abbildung 9.12: Teilschaltung für
Seite 53 und 54: Die Tastaturschaltung besteht aus 1
Seite 55 und 56: Abbildung 9.19: Boardoberseite Tast
Seite 57 und 58: Die Versorgungsspannung von 5V bezi
Seite 59 und 60: Abbildung 9.22: Boardunterseite Tas
Seite 61 und 62: Part Value Device Package Sheet C22
Seite 63 und 64: Part Value Device Package Sheet C1-
Seite 65 und 66: IC1 4070N 4070N DIL14 1 IC2 4508N 4
Seite 67 und 68: PL1 10VS 10V 1 PL2-PL3 16VS 16V 3*2
Seite 69 und 70: Part Value Device Package Sheet CLA
Seite 71 und 72: Hier das ursprüngliche Konzept als
Seite 73 und 74: Endgütlige Schaltung Finale Zusamm
Seite 75 und 76: Schaltpläne Es folgt nun der Schal
Seite 77 und 78: Abbildung 9.27: Der auch abschalten
Seite 79 und 80: Probleme Probleme mit den Flip-Flop
Seite 81 und 82: Abbildung 9.28: Testaufbau 81
Seite 83 und 84: auflädt, eine Spannung über diese
Seite 85 und 86: Abbildung 9.33: Simulation des Sign
Seite 87 und 88: heit den Befehl, die Steckdose wied
Seite 89 und 90: Zusammenfassung Signalweg der Schal
Seite 91 und 92: Abbildung 9.36: Das Platinenlayout
Seite 93 und 94: Hier das ursprüngliche Konzept als
Seite 95 und 96: Es folgt nun der Schaltplan: Die Cl
Seite 97 und 98: denn schnell. Die Fehler kamen soba
Seite 99 und 100: Abbildung 9.41: Beschaltung mit Vor
Seite 101 und 102:
Wenn der Kondensator aufgeladen wir
Seite 103 und 104:
Im gesamten Schaltplan sind leicht
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Abbildung 9.47: Funktionierende Tes
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Hier die Bestückung: Abbildung 9.4
Seite 109 und 110:
Das Top-Layout: Abbildung 9.50: Top
Seite 111 und 112:
Abbildung 9.51: Blockschaltbild 111
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Abbildung 9.52: Dimmersteuerung Abb
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C 5 über den Transistor. Durch Var
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Der Dimmer an sich. Berechnungen Sp
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Abbildung 9.61: Eagle Schematic Dim
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Abbildung 9.63: Phasenanschnitt (sc
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Abbildung 9.65: Phasenanschnitt (st
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Triacs und des Diacs im Nulldurchga
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B 1 C 1 C 2 C 3 RECTIFIER-FB32 (Br
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Abbildung 9.69: Originalschaltplan
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Dies führte eine neue Dimensionier
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Die Referenzspannung am 2. OPV R U
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Abbildung 9.75: 3D-Platine Bestück
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9.4 Gruppe 4: Master und Energie 9.
Seite 139 und 140:
Messdiagramme zur Testreihe Übersp
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Bodediagramm des Netzfilters Wir ha
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den Netzfilter verwendet wird. Des
Seite 145 und 146:
Abbildung 9.84: Bestückungsplan Ne
Seite 147 und 148:
Strommessung Unser “Power-Tower
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Abbildung 9.86: Schaltplan V-A-Mess
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Q 1 : 2N2907A Q 2 : 2N2222A C 1 , C
Seite 153 und 154:
chen werden kann, dass man das ausg
Seite 155 und 156:
Abbildung 9.90: Schaltplan Masterer
Seite 157 und 158:
0, 44mA = 15V − 4, 4V R 6 − 12V
Seite 159 und 160:
Abbildung 9.92: Bestückungsplan Ma
Seite 161 und 162:
Abbildung 9.93: Schaltplan des Netz
Seite 163 und 164:
Abbildung 9.95: Layout Top des Netz
Seite 165 und 166:
des Optokopplers werden nur die Imp
Seite 167 und 168:
9.5.3 Schalten Schalten mit bistabi
Seite 169 und 170:
Die Logik wurde durch Pulldowns, 10
Seite 171 und 172:
ler über die 15V-Schiene seine Spa
Seite 173 und 174:
Anfang Januar wurde dann endlich ge
Seite 175 und 176:
oben verlötet werden. Besonders di
Seite 177 und 178:
Schalten mit Triacs Idee In dem Lei
Seite 179 und 180:
putt ging, kamen wir schnell zu der
Seite 181 und 182:
Layout & Kühlung Die fertige Schal
Seite 183 und 184:
A Widerstandsringtabelle 183
Seite 185:
B Datenblätter 185
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