Elektronika 2009-11.pdf - Instytut Systemów Elektronicznych
Elektronika 2009-11.pdf - Instytut Systemów Elektronicznych
Elektronika 2009-11.pdf - Instytut Systemów Elektronicznych
Create successful ePaper yourself
Turn your PDF publications into a flip-book with our unique Google optimized e-Paper software.
wać, że prąd zasilania pobierany przez matrycę cyfrową<br />
wzrastał wprost proporcjonalnie do liczby wykorzystywanych<br />
bramek logicznych. Zależał on raczej od sposobu realizacji<br />
zadania. W ramach kombinacyjnej metody mnożenia wykonuje<br />
się bowiem równoległe działania na bitach mnożonych<br />
liczb i dlatego w jednym takcie zegarowym było wykorzystywanych<br />
więcej bramek logicznych niż w projektach mnożenia<br />
metodą sekwencyjną. Konsekwencją takiego trybu pracy była<br />
mniejsza średnia wartość prądu zasilania, przypadająca na<br />
jedną bramkę logiczną. Można również przypuszczać, że<br />
w projektach realizujących metodę mnożenia kombinacyjnego,<br />
w jednym takcie zegarowym pracowała mniejsza liczba<br />
bramek logicznych niż w projektach realizujących metodę<br />
mnożenia sekwencyjnego. W projektach układów scalonych<br />
pobierających mniejszy prąd zasilania obserwowano niższy<br />
poziom generowanych zaburzeń niż w projektach zasilanych<br />
większym prądem.<br />
Wnioski<br />
Opracowano dwa projekty układów scalonych do mnożenia<br />
liczb metodą kombinacyjną i sekwencyjną, w których dokonano<br />
drobnych modyfikacji oraz zoptymalizowano je w procesie<br />
kompilacji pod kątem minimalizacji liczby bloków<br />
funkcjonalnych lub szybkości działania. W ten sposób uzyskano<br />
9 różnych wersji projektów układów scalonych. Wykorzystywały<br />
one niewielką liczbę bloków logicznych (1…7%)<br />
w porównaniu z liczbą dostępnych w matrycy cyfrowej firmy<br />
Xilinx z rodziny Virtex, typu XCV 800, dzięki czemu można<br />
było rozlokować je na wiele sposobów. Projekty różniły się<br />
między sobą głównie liczbą wykorzystanych bramek logicznych<br />
i topografią aktywnych bloków logicznych w obszarze<br />
matrycy cyfrowej.<br />
Z przeprowadzonych pomiarów poziomu emisji składowej<br />
E i składowej H pola EM nad ścieżkami masy i zasilania obwodu<br />
aplikacyjnego oraz nad środkiem obudowy układu scalonego<br />
wynika, że nie zmieniał się on liniowo w funkcji<br />
częstotliwości taktowania. W zakresie częstotliwości taktowania<br />
około 10…30 MHz uzyskano prawie stały poziomu<br />
emisji pola EM. Ten przedział częstotliwości taktowania<br />
można wykorzystywać do optymalizacji poziomu generowanych<br />
zaburzeń na etapie projektowania układu scalonego<br />
i obwodu aplikacyjnego. Z dalszym wzrostem częstotliwości<br />
taktowania obserwowano szybkie narastanie poziomu emisji<br />
do wartości maksymalnej, którą osiągał w zakresie<br />
40…45 MHz. Powyższym zmianom poziomu emisji pola EM<br />
towarzyszyło rozszerzanie się pasma częstotliwości harmonicznych<br />
składowych pola E i H, które po uzyskaniu maksimum,<br />
zawężało się wraz ze wzrostem częstotliwości taktowania.<br />
Obserwacje te wskazują na występowanie rezonansów<br />
w matrycy towarzyszących pracy badanych projektów<br />
układów scalonych w tym dość wysokim zakresie częstotliwości<br />
taktowania.<br />
W projektach układów scalonych o zwartym rozkładzie<br />
bloków logicznych, indukcyjność doprowadzeń na strukturze<br />
była według szacunków nawet kilkukrotnie mniejsza niż w projektach<br />
o rozrzuconych blokach logicznych na dużym obszarze<br />
matrycy cyfrowej. Wykorzystywały jednak one większą<br />
liczbę bramek logicznych oraz pobierały większy prąd zasilania.<br />
Większy był też poziom emisji składowej E i składowej<br />
H pola EM w funkcji częstotliwości taktowania, a w widmach<br />
wystąpiła większa liczba częstotliwości harmonicznych. Należy<br />
sądzić, że mała indukcyjność i rezystywność tych doprowadzeń<br />
oraz relatywnie duża liczba bramek logicznych<br />
skupionych w jednym miejscu matrycy cyfrowej były przyczyną<br />
powstania pętli prądowych w obwodzie zasilania, które<br />
zamykały się przez strukturę półprzewodnikową. Pętle te stały<br />
się skutecznym źródłem promieniowania (antenami) zaburzeń<br />
EM, o czym świadczył relatywnie duży poziom emisji zaburzeń<br />
oraz pobór prądu zasilania.<br />
Pomiary porównawcze prądów zasilania pobieranych<br />
przez testową matrycę cyfrową oraz emisje pól EM w wybranych<br />
miejscach układu scalonego i obwodu aplikacyjnego powinny<br />
być pomocne do optymalizacji poziomu emitowanych<br />
zaburzeń. Pomiary te mogą nawet stanowić wstępny sposób<br />
weryfikacji opracowywanego projektu układu scalonego ze<br />
względu na poziomy emisji zaburzeń EM.<br />
Literatura<br />
[1] Kołodziejski J. F., Szczęsny J.: Electromagnetic Emissions of Integrated<br />
Circuits and PCBs. IEEE EMC Newsletter, pp. 34-39,<br />
Spring Issue 2004.<br />
[2] Gong S. et al.: Packaging impact on switching noise in high-speed<br />
digital systems. IEE Proc. Circuits Devices Syst., vol. 145, no 6 ,<br />
pp. 446-452, Dec. 1998.<br />
[3] Xilinx 5 Software Manuals Online, ISE 5.1i.<br />
[4] The Programmable Logic Data Book 1999, Xilinx Inc., 1999.<br />
[5] DataSource CD-ROM rev. 8 Q1-2003.<br />
[6] Dong X., Deng S., Beetner D., Hubing T.: The Influence of IC<br />
Power Bus Design and Floor Planning on High-Frequency Package<br />
Current, sent to IEEE Trans. EMC.<br />
[7] Szczęsny J., Kołodziejski J. F., Obrębski D.: Electromagnetic<br />
Emissions of Digital Circuits Implemented in Xilinx FPGAs 4025E<br />
and XCV 800. Electron Technology Internet Journal 36, 2, pp. 1-<br />
6, 2004.<br />
Przypominamy o prenumeracie miesięcznika <strong>Elektronika</strong> na 2010 r.<br />
ELEKTRONIKA 11/<strong>2009</strong> 133