VHDL Kompakt - CES

A. Syntaxbeschreibung
〈block statement〉
〈label〉: block [(〈guard expression〉)] [is]
[ 〈generic declaration〉 [ 〈generic map〉;] ]
[ 〈port declaration〉 [ 〈port map〉; ] ]
[ 〈local declarations〉 ]
begin
〈statements〉
end block [ 〈label〉 ];
〈generic declaration〉 ::= Parameter
generic ( 〈generic list〉 : 〈typeId〉 [:= 〈expression〉 ]{ ;
〈generic list〉 : 〈typeId〉 [:= 〈expression〉 ]} );
〈port declaration〉 ::= Ein- und Ausgänge
port ( 〈port list〉 : [ 〈mode〉 ] 〈typeId〉 [:= 〈expression〉 ]{ ;
〈port list〉 : [ 〈mode〉 ] 〈typeId〉 [:= 〈expression〉 ]} );
〈mode〉 ::= in|out|inout|buffer
” Richtung“
〈generic map〉 ::=
generic map ([ 〈formal generic〉 =>] 〈expresssion〉 |open{ ;
[ 〈formal generic〉 =>] 〈expresssion〉 |open} )
〈port map〉 ::=
port map ([ 〈formal port〉 =>] 〈signalId〉 |open{ ;
[ 〈formal port〉 =>] 〈signalId〉 |open{ ;
entity 〈entityId〉 is
...
begin
...
end entity 〈entityId〉;
package 〈packageId〉 is
...
end package 〈packageId〉;
configuration 〈configId〉 of 〈entityId〉 is
...
end configuration 〈configId〉;
〈bLabel〉: block (〈sigList〉) is
...
begin
〈block statement〉
end block 〈bLabel〉;
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architecture 〈archId〉 of 〈entityId〉 is
...
begin
〈block statement〉
end architecture 〈archId〉;
package body 〈packageId〉 is
...
end package body 〈packageId〉;
procedure 〈procId〉 (〈paraList〉) is
...
begin
...
end procedure 〈procId〉;
〈pLabel〉: process (〈sigList〉) is
...
begin
...
end process 〈pLabel〉;