VHDL Kompakt - CES

Kapitel 9
Bibliotheken und Packages
9.1 Package
Ein package ist, wie entity, architecture und component, eine eigenständige VHDL-Einheit.
In Packages werden Deklarationen gesammelt, die an mehreren Stellen im Entwurf benötigt
werden, beispielsweise für: Typen und Untertypen, Konstanten, Komponenten, Funktionen
und Prozeduren . . .
In einigen Fällen werden Packages in ” Header“ und ” Body“ unterteilt. Der Kopf enthält dabei
die nach außen sichtbaren Deklarationen, während die Implementationen in dem ” Body“
stehen. Beide Teile können in getrennten Dateien enthalten sein — mit dem Vorteil, dass
bei Änderungen möglichst kleine Teile des VHDL-Codes ausgetauscht und neu analysiert
werden müssen. Diese Unterteilung ist in zwei Fällen sinnvoll, bei Unterprogrammen sogar
notwendig:
zurückgestellte (deferred) Konstante : Die Deklaration der Konstanten befindet sich im Kopf,
während die Festlegung eines Wertes im ” Body“ stattfindet.
Unterprogramme — Funktionen und Prozeduren : Im Packageheader ist nur die Deklaration
des Unterprogramms, der Programmrumpf folgt im ” Body“.
Syntax
package 〈packageId〉 is
{use 〈...〉 } |
{type 〈...〉 } | {subtype 〈...〉 } |
{file 〈...〉 } | {alias 〈...〉 } |
{function 〈...〉 } | {procedure 〈...〉 } |
{component 〈...〉} |
{constant 〈...〉 } |
{signal 〈...〉 }
end [package] [ 〈packageId〉 ];
package body 〈packageId〉 is
{type 〈...〉 } | {subtype 〈...〉 } |
{file 〈...〉 } | {alias 〈...〉 } |
{function 〈...〉 } | {procedure 〈...〉 } |
{constant 〈...〉 }
end [package body] [ 〈packageId〉 ];
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