VHDL Kompakt - CES
VHDL Kompakt - CES
VHDL Kompakt - CES
Sie wollen auch ein ePaper? Erhöhen Sie die Reichweite Ihrer Titel.
YUMPU macht aus Druck-PDFs automatisch weboptimierte ePaper, die Google liebt.
1. Konzepte von <strong>VHDL</strong><br />
• Die simulierte Zeit schreitet fort und der nächste Zyklus beginnt mit Schritt 1. Waren<br />
bei den unter 3. berechneten Ereignissen welche ohne Zeitfortschritt, beispielsweise<br />
Signalzuweisungen ohne Verzögerungszeit, dann spricht man von einem delta-Zyklus<br />
und die aktuelle Zeit ist t0 + δ. Ansonsten schreitet die simulierte Zeit bis zum nächsten<br />
t1 fort.<br />
Dieser Algorithmus beschreibt ein Modell, das ein <strong>VHDL</strong>-Designer ” vor Augen“ haben sollte,<br />
um die Abarbeitung von Signalzuweisungen und Prozessen in der Simulation zu verstehen.<br />
Die tatsächlich in den Simulatoren implementierten Algorithmen können allerdings<br />
stark davon abweichen. Insbesondere für eine schnelle Simulation (Programmlaufzeit), sind<br />
andere Vorgehensweisen, die nicht auf (dynamischen) Ereignislisten basieren, besser geeignet.<br />
Meist hat der Entwerfer in der Simulation verschiedene Möglichkeiten zwischen sehr<br />
kompatiblen Modi, die man für das Debugging braucht, und stark optimierten Algorithmen<br />
zu wählen.<br />
10
Change language