VHDL Kompakt - CES
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7. Konkurrente Beschreibungen<br />
bedingte Signalzuweisungen sind zu einem Prozess äquivalent, der nur aus einer if-Anweisung<br />
und Signalzuweisungen nach der Verzweigung besteht. Auch geschachtelte<br />
if... elsif... sind möglich.<br />
Syntax<br />
[ 〈label〉:] 〈signal〉