VHDL Kompakt - CES

8.1 Hierarchische Beschreibungen
Instanziierung der Komponente im Anweisungsteil einer architecture. Vom Simulator
wie die Instanz wie eine konkurrente Anweisung behandelt.
Syntax
〈label〉: 〈componentId〉 [ 〈generic map〉 ] [ 〈port map〉 ];
〈label〉: [component] 〈componentId〉 |
〈label〉: entity [ 〈libraryId〉.] 〈entityId〉 [(〈archId〉)] |
〈label〉: configuration [ 〈libraryId〉.] 〈configId〉
[ 〈generic map〉 ] [ 〈port map〉 ] ;
〈generic map〉 ::=
generic map ([ 〈formal generic〉 =>] 〈expresssion〉 |open{ ;
[ 〈formal generic〉 =>] 〈expresssion〉 |open} )
〈port map〉 ::=
port map ([ 〈formal port〉 =>] 〈signalId〉 |open{ ;
[ 〈formal port〉 =>] 〈signalId〉 |open{ ;
neu in VHDL’93
Die Abbildung der Parameter und der Signale an den Anschlüssen kann entweder
über die Position oder über den Namen erfolgen. Wird an einen der Ports kein Signal
angeschlossen (z.B. bei nicht benutzten Ausgängen), so kann der reservierte Bezeichner
open benutzt werden. Anstelle der Signalnamen ist auch ein Funktionsaufruf
möglich, dadurch können Typkonvertierungen direkt bei der Instanziierung von Komponenten
vorgenommen werden.
Beispiel
entity RSFF is
port (SET, RESET : in bit;
Q, QBAR : buffer bit);
end entity RSFF;
architecture NETLIST1 of RSFF is
component NAND2 is
port (A, B: in bit; C: out bit);
end component NAND2;
begin
I1: NAND2 port map (SET, QBAR, Q);
I2: NAND2 port map (Q, RESET, QBAR);
end architecture NETLIST1;
SET
RESET
— Instanziierung mit Signalabbildung über Namen:
I1: NAND2 port map (C => Q, A => SET, B => QBAR);
I2: NAND2 port map (A => Q, B => RESET, C => QBAR);
A
B
A
B
I1
I2
C
C
Q
QBAR
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