VHDL Kompakt - CES

〈component declaration〉
component 〈componentId〉 [is]
[ 〈generic declaration〉 ]
[ 〈port declaration〉 ]
end component [ 〈componentId〉 ];
A.3 Deklarationen / Spezifikationen
〈generic declaration〉 ::= Parameter
generic ( 〈generic list〉 : 〈typeId〉 [:= 〈expression〉 ]{ ;
〈generic list〉 : 〈typeId〉 [:= 〈expression〉 ]} );
〈port declaration〉 ::= Ein- und Ausgänge
port ( 〈port list〉 : [ 〈mode〉 ] 〈typeId〉 [:= 〈expression〉 ]{ ;
〈port list〉 : [ 〈mode〉 ] 〈typeId〉 [:= 〈expression〉 ]} );
〈mode〉 ::= in|out|inout|buffer
” Richtung“
entity 〈entityId〉 is
...
begin
...
end entity 〈entityId〉;
package 〈packageId〉 is
〈component declaration〉
end package 〈packageId〉;
configuration 〈configId〉 of 〈entityId〉 is
...
end configuration 〈configId〉;
〈bLabel〉: block (〈sigList〉) is
〈component declaration〉
begin
...
end block 〈bLabel〉;
architecture 〈archId〉 of 〈entityId〉 is
〈component declaration〉
begin
...
end architecture 〈archId〉;
package body 〈packageId〉 is
...
end package body 〈packageId〉;
procedure 〈procId〉 (〈paraList〉) is
...
begin
...
end procedure 〈procId〉;
〈pLabel〉: process (〈sigList〉) is
...
begin
...
end process 〈pLabel〉;
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