VHDL Kompakt - CES
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6. Signale<br />
...<br />
architecture BEHAV of TRISTATE is<br />
signal SEL1, SEL2 : boolean; Selektoren<br />
signal SIG1, SIG2 : FOURVAL; Eingänge<br />
signal SIGR : FOUR_RES; Ausgangssignal<br />
begin<br />
...<br />
DRV1_P: process (SEL1, SIG1) erste Quelle<br />
begin<br />
if SEL1 then SIGR
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