VHDL Kompakt - CES

9.1 Package
Um auf die Deklarationen aus Packages zuzugreifen, werden diese mit der use-Klausel benutzbar
gemacht. Diese Anweisung kann im VHDL-Code lokal innerhalb eines Deklarationsteils
stehen (mit entsprechendem Gültigkeitsbereich) oder direkt vor der VHDL-Einheit.
Befinden sich diese Packages nicht in der Bibliothek work (Voreinstellung), dann muss mit
einer library-Anweisung die Bibliothek bekanntgegeben werden.
Syntax
library 〈libraryId〉{,〈libraryId〉}; vor VHDL-Einheit
use [ 〈libraryId〉.] 〈packageId〉.〈objectId〉; |
use [ 〈libraryId〉.] 〈packageId〉.all;
Nach obigen Deklarationen kann auf Elemente aus Bibliotheken und Packages direkt über
deren Namen 〈objectId〉 zugegriffen werden. Auch in VHDL gelten, den Programmiersprachen
vergleichbare, Regeln zum Sichtbarkeitsbereich von Deklarationen und Objekten.
Um bei Überdeckungen gezielt Objekte anzusprechen, kann auch der komplette Bezeichner
angegeben werden.
Syntax
[ 〈libraryId〉.] 〈packageId〉.〈objectId〉
Beispiel
package MY_DEFS is Konstantendeklaration
constant GATE_DEL : time := 170 ps;
...
end package MY_DEFS;
library PROJECT_LIB; hier nicht work
use PROJECT_LIB.MY_DEFS.all;
entity NAND2 is
generic ( DEL : time := GATE_DEL);
port ( A, B : in bit;
C : out bit);
end entity NAND2;
package MY_DEFS is oder als ” deferred“ constant
constant GATE_DEL : time;
...
end package MY_DEFS;
package body MY_DEFS is
constant GATE_DEL : time := 170 ps;
end package MY_DEFS;
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