VHDL Kompakt - CES

Anhang A
Syntaxbeschreibung
Der Anhang ist keine vollständige, formale Syntaxbeschreibung von VHDL, hier sei auf das
” VHDL Language Reference Manual“ [IEEE00b, IEEE93a, IEEE87] verwiesen. Er ist vielmehr
als Nachschlagehilfe bei Fragen zur Syntax und der Anordnung von VHDL-Konstrukten
gedacht.
Einige Teile der VHDL-Syntax fehlen auch, so wurden selten benutzte Sprachkonstrukte, die
nicht auch zuvor im Text erläutert wurden, weggelassen. Dementsprechend sind nicht alle
Produktionen dargestellt – die verbleibenden Bezeichner sollten aber für sich sprechen –,
dafür wurde Wert darauf gelegt zu zeigen wo welche VHDL-Anweisungen im Code stehen
können.
A.1 Übersicht
VHDL-Entwurf Ein gesamter Entwurf besteht üblicherweise aus einer Anzahl von Dateien,
die wiederum die analysierbaren Einheiten enthalten.
VHDL−Entwurf
analysierbare VHDL−Datei
entity
−Interfacebeschreibung von Entwürfen
architecture −Implementation −"−
configuration −Bindung von Architekturen an Entity / Komponente / Instanz
package −allgemeine Deklarationen
Entities sind die ” Teile“ eines zu entwerfenden Systems, wie
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• Systemkomponenten, die unter Umständen nichts mit der Hardware zu tun haben
(Softwaremodelle, Protokolle, Simulationsumgebungen).
• Hardwaremodelle vorgegebener Teile (Prozessoren, Speicher).
• das zu entwerfende ASIC.
• ein Teil (eine Komponente) eines hierarchischen Entwurfs.
• ein Gatter einer Netzliste.