VHDL Kompakt - CES
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Beispiel<br />
entity TEST_RSFF is<br />
end entity TEST_RSFF;<br />
architecture TB of TEST_RSFF is<br />
component RSFF is<br />
port (SET, RESET : in bit;<br />
Q, QBAR : buffer bit);<br />
end component RSFF;<br />
signal S, R, Q, QB : bit;<br />
begin<br />
TST_I: RSFF port map (S, R, Q, QBAR);<br />
STI_P: process<br />
begin<br />
S
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