VHDL Kompakt - CES

6.4 Attribute
Als Beispiel für den Umgang mit bidirektionalen Bussen, wurde ein Bustreiber/-Empfänger
in einem Prozessorkern beschrieben. Die dabei verwendete bedingte Signalzuweisung (siehe
folgendes Kapitel) ist eine Kurzschreibweise, die den Prozessen DRV._P des ersten Beispiels
entspricht.
Bei der bisher vorgestellten Beschreibung aufgelöster Signale, werden die Treiber durch die
explizite Zuweisung von ’Z’ deaktiviert. VHDL besitzt noch weitere Mechanismen, um Signaltreiber
ein- und auszuschalten. Da sich in der Praxis, speziell auch für die Synthese, die
oben vorgestellte Beschreibung etabliert hat, werden diese hier nicht weiter erläutert.
6.4 Attribute
Neben den typgebundenen Attributen gibt es in VHDL auch Attribute, die sich auf Signale
beziehen. Mit Hilfe dieser Attribute wird das dynamische Signalverhalten im VHDL-Code
berücksichtigt, indem man zur Laufzeit des Simulators und Zeitpunkte auswertet.
Syntax
aktueller Zeitpunkt, liefert Wert
〈signal〉’event : 〈boolean〉 -Signaländerung
〈signal〉’active : 〈boolean〉 -Signalaktivität
vorheriger Zeitpunkt, liefert Wert
〈signal〉’last_event : 〈time〉 -Zeit seit letzter Signaländerung
〈signal〉’last_active : 〈time〉 - –”– Signalaktivität
〈signal〉’last_value : 〈value〉 -Wert vor letzter Signaländerung
abgeleitete Signale
〈signal〉’delayed[(〈timeExpr〉)] signal:〈type〉 -Verzögerung 〈timeExpr〉
〈signal〉’stable [(〈timeExpr〉)] signal:boolean -keine Änderung seit 〈timeExpr〉
〈signal〉’quiet [(〈timeExpr〉)] signal:boolean -keine Aktivität seit 〈timeExpr〉
〈signal〉’transaction signal:bit -Wertewechsel bei Aktivität
Beispiel
entity FLIPFLOP is
port ( CLK : in std_logic;
D : in std_logic;
Q : out std_logic);
end entity FLIPFLOP;
architecture BEHAV of FLIPFLOP is
begin
FF_P: process (CLK)
begin
if CLK’event and CLK = ’1’ and CLK ist 1 und der Wert hat sich geändert
CLK’last_value = ’0’ und der letzte Wert war 0 (wegen ‘X‘)
then Q