VHDL Kompakt - CES

5. Sequenzielle Beschreibungen
std_logic_1164 noch zwei zusätzliche Packages zur Verfügung, die eine vorzeichenlosestd_logic_unsigned
oder 2’-Komplement Zahlendarstellung std_logic_signed direkt für
den Datentyp std_logic_vector definiert. 1 Für Funktionen mit zwei Argumenten ist auch
die gewohnte Infix-Notation möglich.
In dem Beispiel wird eine Addition für bit_vector definiert.
Beispiel
function "+" (L, R : bit_vector) return bit_vector is
constant SIZE : natural := MAX(L’length, R’length); siehe oben: MAX
variable CAR : bit := ’0’;
variable L_OP, R_OP : bit_vector (SIZE-1 downto 0);
variable RESULT : bit_vector (SIZE-1 downto 0);
begin
if L’length = SIZE L normieren
then L_OP := L;
else L_OP(SIZE-1 downto L’length) := (others=> ’0’);
L_OP(L’length-1 downto 0) := L;
end if;
if R’length = SIZE R normieren
then R_OP := R;
else R_OP(SIZE-1 downto R’length) := (others=> ’0’);
R_OP(R’length-1 downto 0) := R;
end if;
for I in RESULT’reverse_range loop Volladdierer Schleife
RESULT(I) := L_OP(I) xor R_OP(I) xor CAR; Summe
CAR := (L_OP(I) and R_OP(I)) or (L_OP(I) and CAR) or
(R_OP(I) and CAR); Carry
end loop;
return RESULT;
end function "+";
1 Der Standard ist die Benutzung des Package numeric std und die Interpretation durch die beiden Datenty-
pen signed/unsigned
40