VHDL Kompakt - CES

〈subprogram declaration〉
function 〈functionId〉 [ 〈parameter declaration〉 ] return 〈typeId〉;
A.3 Deklarationen / Spezifikationen
〈parameter declaration〉 ::=
( [ 〈class〉 ] 〈formal list〉 : [in] 〈typeId〉 [:= 〈expression〉 ]{ ;
[ 〈class〉 ] 〈formal list〉 : [in] 〈typeId〉 [:= 〈expression〉 ]} )
〈class〉 ::= constant|signal|file Okjektklasse
procedure 〈procedureId〉 [ 〈parameter declaration〉 ] ;
〈parameter declaration〉 ::=
( [ 〈class〉 ] 〈formal list〉 : [ 〈mode〉 ] 〈typeId〉 [:= 〈expression〉 ]{ ;
[ 〈class〉 ] 〈formal list〉 : [ 〈mode〉 ] 〈typeId〉 [:= 〈expression〉 ]} )
〈class〉 ::= constant|signal|variable|file Okjektklasse
〈mode〉 ::= in|out|inout Wirkungsrichtung
entity 〈entityId〉 is
〈subprogram declaration〉
begin
...
end entity 〈entityId〉;
package 〈packageId〉 is
〈subprogram declaration〉
end package 〈packageId〉;
configuration 〈configId〉 of 〈entityId〉 is
...
end configuration 〈configId〉;
〈bLabel〉: block (〈sigList〉) is
〈subprogram declaration〉
begin
...
end block 〈bLabel〉;
architecture 〈archId〉 of 〈entityId〉 is
〈subprogram declaration〉
begin
...
end architecture 〈archId〉;
package body 〈packageId〉 is
〈subprogram declaration〉
end package body 〈packageId〉;
procedure 〈procId〉 (〈paraList〉) is
〈subprogram declaration〉
begin
...
end procedure 〈procId〉;
〈pLabel〉: process (〈sigList〉) is
〈subprogram declaration〉
begin
...
end process 〈pLabel〉;
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