VHDL Kompakt - CES

3. Bezeichner und Deklarationen
Bei der Deklaration können die Wertebereiche der Variablen eingeschränkt werden
und die Initialisierung mit Werten ist möglich.
Beispiel
variable INDEX : integer range 1 to 50 := 10;
variable CYC_TIME : range 10 ns to 1 ms := CYCLE;
variable REG : std_logic_vector (7 downto 0);
variable X, Y : integer;
Signale verbinden Entwurfseinheiten (Entities) untereinander und übertragen Wertewechsel
innerhalb der Schaltung. Die Kommunikation zwischen Prozessen findet über Signale
statt. Wegen der besonderen Bedeutung von Signalen in VHDL wird auf sie
später, in Kapitel 6, noch genauer eingegangen.
Syntax
signal 〈identifier list〉 : 〈typeId〉 [ 〈range〉 ] [:= 〈expression〉 ];
Beispiel
signal COUNT : integer range 1 to 50;
signal GROUND : bit := ’0’;
signal D_BUS : std_logic_vector (15 downto 0);
Achtung: Signale können nicht innerhalb eines Prozesses deklariert werden. Innerhalb
eines process können sie zwar wie Variablen gelesen werden, aber Zuweisungen werden
erst durch die Simulationszeit wirksam. Das heißt, dass aus Sicht des Prozesses Signalzuweisungen
nicht in der sequenziellen Reihenfolge ausgeführt werden, sondern
erst wenn der Prozess ein wait-Statement erreicht, beziehungsweise anhält.
Um den zeitlichen Charakter der Signalzuweisung hervorzuheben, wird auch ein anderer
Zuweisungsoperator als bei Variablen benutzt. Zusätzlich können Verzögerungen
bei der Signalzuweisung modelliert werden.
Beispiel
signal S, A, B : signed(7 downto 0);
...
S