VHDL Kompakt - CES

Kapitel 8
Strukturbeschreibungen
Der strukturelle VHDL-Beschreibungsstil ist die textuelle Repräsentation von Netzlisten
oder Blockdiagrammen. Dabei werden die Komponenten einer Architektur und deren Verbindungen
untereinander beschrieben.
8.1 Hierarchische Beschreibungen
Der eigentliche Aufbau der Hierarchie erfolgt dabei in mehreren Schritten: Zuerst werden
Komponenten deklariert und dann Instanzen dieser Komponenten erzeugt, wobei die verbindenden
Signale auf die Anschlüsse abgebildet werden. In der Simulation müssen diese
Komponenten schließlich an Paare aus einer VHDL-Entity und -Architektur gebunden werden.
Die Komponente dient dabei als zusätzliche ” Zwischenstufe“ in der Hierarchie.
In VHDL ’93 wurde die Syntax der Instanziierung erweitert, so dass direkt Entities und
Konfigurationen benutzt werden können. Dadurch entfallen die Schritte der Komponentendeklaration
und der Bindung.
Komponentendeklaration innerhalb einer architecture, bei den Deklarationen, oder in
einem extra package. Sie ist meist mit der entsprechenden Entity-Deklaration identisch.
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Syntax
component 〈componentId〉 [is]
[ 〈generic declaration〉 ]
[ 〈port declaration〉 ]
end component [ 〈componentId〉 ];
〈generic declaration〉 ::= Parameter
generic ( 〈generic list〉 : 〈typeId〉 [:= 〈expression〉 ]{ ;
〈generic list〉 : 〈typeId〉 [:= 〈expression〉 ]} );
〈port declaration〉 ::= Ein- und Ausgänge
port ( 〈port list〉 : [ 〈mode〉 ] 〈typeId〉 [:= 〈expression〉 ]{ ;
〈port list〉 : [ 〈mode〉 ] 〈typeId〉 [:= 〈expression〉 ]} );
〈mode〉 ::= in|out|inout|buffer
” Richtung“