VHDL Kompakt - CES

A. Syntaxbeschreibung
〈file declaration〉
file 〈identifier〉 : 〈typeId〉 is [in|out] 〈file string〉; VHDL ’87
file 〈identifier〉 : 〈typeId〉 [ [open 〈mode〉 ] is 〈file string〉 ]; ’93
〈mode〉 ::= read_mode|write_mode|append_mode
entity 〈entityId〉 is
〈file declaration〉
begin
...
end entity 〈entityId〉;
package 〈packageId〉 is
〈file declaration〉
end package 〈packageId〉;
configuration 〈configId〉 of 〈entityId〉 is
...
end configuration 〈configId〉;
〈bLabel〉: block (〈sigList〉) is
〈file declaration〉
begin
...
end block 〈bLabel〉;
78
architecture 〈archId〉 of 〈entityId〉 is
〈file declaration〉
begin
...
end architecture 〈archId〉;
package body 〈packageId〉 is
〈file declaration〉
end package body 〈packageId〉;
procedure 〈procId〉 (〈paraList〉) is
〈file declaration〉
begin
...
end procedure 〈procId〉;
〈pLabel〉: process (〈sigList〉) is
〈file declaration〉
begin
...
end process 〈pLabel〉;