VHDL Kompakt - CES

A.3 Deklarationen / Spezifikationen
〈type declaration〉
type 〈typeId〉 is ( 〈enumLiteral〉 {,〈enumLiteral〉} );
type 〈typeId〉 is array (〈index〉) of 〈element typeId〉;
type 〈typeId〉 is record
{〈fieldId〉 : 〈typeId〉;}
end record [ 〈typeId〉 ];
type 〈typeId〉 is file of 〈base typeId〉;
type 〈typeId〉 is access 〈base typeId〉;
A.3 Deklarationen / Spezifikationen
subtype 〈sub typeId〉 is 〈base typeId〉 [range 〈range〉 ] ; Wert begrenzt
subtype 〈sub typeId〉 is 〈base typeId〉 Index begrenzt
(〈range〉 | 〈typeId〉{, 〈range〉 | 〈typeId〉});
〈index〉 ::= 〈range〉 | integer Bereich
〈typeId〉 | Aufzählungstyp
〈typeId〉 range 〈range〉 | allgemeiner Bereich
〈typeId〉 range unbegrenzt, Bereichs bei Obj.-Dekl.
〈range〉 ::= 〈low expr〉 to 〈high expr〉 |
〈high expr〉 downto 〈low expr〉
entity 〈entityId〉 is
〈type declaration〉
begin
...
end entity 〈entityId〉;
package 〈packageId〉 is
〈type declaration〉
end package 〈packageId〉;
configuration 〈configId〉 of 〈entityId〉 is
...
end configuration 〈configId〉;
〈bLabel〉: block (〈sigList〉) is
〈type declaration〉
begin
...
end block 〈bLabel〉;
architecture 〈archId〉 of 〈entityId〉 is
〈type declaration〉
begin
...
end architecture 〈archId〉;
package body 〈packageId〉 is
〈type declaration〉
end package body 〈packageId〉;
procedure 〈procId〉 (〈paraList〉) is
〈type declaration〉
begin
...
end procedure 〈procId〉;
〈pLabel〉: process (〈sigList〉) is
〈type declaration〉
begin
...
end process 〈pLabel〉;
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