VHDL Kompakt - CES

5. Sequenzielle Beschreibungen
Assert ermöglicht die Überprüfung von Bedingungen zur Laufzeit des VHDL-Simulators.
Dies ist beispielsweise sinnvoll um Zeitbedingungen zu gewährleisten (set-up, hold. . . ),
um Bereichsgrenzen zu prüfen usw.
Syntax
[ 〈label〉:] assert 〈condition〉
[report 〈string expression〉 ]
[severity failure|error|warning|note];
Ist 〈condition〉 nicht erfüllt, dann wird eine Meldung 〈string expression〉 ausgegeben.
Beispiel
process (CLK, DIN) Verhaltensmodell eines D-FF
variable S_TIME: time := 0 ns;
...
begin
...
assert (S_TIME > 1 ns)
report "setup violation"
severity warning;
...
Report ist die Ausgabe einer Meldung wie bei assert; die Anweisung ist in VHDL-’87 nicht
enthalten.
Syntax
[ 〈label〉:] report 〈string expression〉 ]
[severity failure|error|warning|note];
Wait kontrolliert dynamisch die Ausführung/Unterbrechung des Prozesses. Dadurch wird
das sequenziell berechnete Verhalten auf auf die simulierte Zeit abgestimmt. Signalabhängige
oder periodische Aktivitäten lassen sich dadurch modellieren und neu berechnete
Signalwerte werden wirksam. In den Abschnitten 6.2 und 1.3 (Seiten 43, 9)
wird Wirkungsweise der wait-Anweisung genauer erklärt.
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Syntax
[ 〈label〉:] wait
[on 〈signalObj〉{, 〈signalObj〉}]
[until 〈condition〉 ]
[for 〈time expression〉 ];
Die 〈sensitivity list〉 eines process entspricht einem wait on ... am Ende des
Prozesses. Es gibt vier Grundformen der wait-Anweisung:
wait on A, B; Unterbrechen des Prozesses, bis ein Ereignis geschieht:
ein Wertewechsel auf einem der Signale A oder B.
wait until X > 10; Unterbrechen des Prozesses, bis eine Bedingung erfüllt ist:
das Signal X einen Wert > 10 hat.
wait for 10 ns; Unterbrechen des Prozesses, bis eine Zeitspanne verstrichen ist:
10 ns simulierter Zeit.