VHDL Kompakt - CES

A. Syntaxbeschreibung
〈component instantiation〉
〈label〉: 〈componentId〉 [ 〈generic map〉 ] [ 〈port map〉 ];
〈label〉: [component] 〈componentId〉 |
〈label〉: entity [ 〈libraryId〉.] 〈entityId〉 [(〈archId〉)] |
〈label〉: configuration [ 〈libraryId〉.] 〈configId〉
[ 〈generic map〉 ] [ 〈port map〉 ] ;
〈generic map〉 ::=
generic map ([ 〈formal generic〉 =>] 〈expresssion〉 |open{ ;
[ 〈formal generic〉 =>] 〈expresssion〉 |open} )
〈port map〉 ::=
port map ([ 〈formal port〉 =>] 〈signalId〉 |open{ ;
[ 〈formal port〉 =>] 〈signalId〉 |open{ ;
entity 〈entityId〉 is
...
begin
...
end entity 〈entityId〉;
package 〈packageId〉 is
...
end package 〈packageId〉;
configuration 〈configId〉 of 〈entityId〉 is
...
end configuration 〈configId〉;
〈bLabel〉: block (〈sigList〉) is
...
begin
〈component instantiation〉
end block 〈bLabel〉;
106
architecture 〈archId〉 of 〈entityId〉 is
...
begin
〈component instantiation〉
end architecture 〈archId〉;
package body 〈packageId〉 is
...
end package body 〈packageId〉;
procedure 〈procId〉 (〈paraList〉) is
...
begin
...
end procedure 〈procId〉;
〈pLabel〉: process (〈sigList〉) is
...
begin
...
end process 〈pLabel〉;
neu in VHDL’93