VHDL Kompakt - CES

A. Syntaxbeschreibung
〈configuration declaration〉
configuration 〈configurationId〉 of 〈entityId〉 is
for 〈architectureId〉
{〈component configuration〉}
end for;
end [configuration] [ 〈configurationId〉 ];
〈component configuration〉 ::=
for 〈instance〉: 〈componentId〉
use entity [ 〈libraryId〉.] 〈entityId〉 [(〈archId〉)] [ 〈mapping〉 ] ;|
use configuration [ 〈libraryId〉.] 〈configId〉 [ 〈mapping〉 ] ;
[ for 〈architectureId〉
{〈component configuration〉}
end for; ]
end for;
〈instance〉 ::= 〈label〉{, 〈label〉} | others | all
〈mapping〉 ::= [ 〈generic map〉 ] [ 〈port map〉 ]
〈generic map〉 ::=
generic map ([ 〈formal generic〉 =>] 〈expresssion〉 |open{ ;
[ 〈formal generic〉 =>] 〈expresssion〉 |open} )
〈port map〉 ::=
port map ([ 〈formal port〉 =>] 〈signalId〉 |open{ ;
[ 〈formal port〉 =>] 〈signalId〉 |open{ ;
entity 〈entityId〉 is
...
begin
...
end entity 〈entityId〉;
package 〈packageId〉 is
...
end package 〈packageId〉;
configuration 〈configId〉 of 〈entityId〉 is
...
end configuration 〈configId〉;
〈bLabel〉: block (〈sigList〉) is
...
begin
...
end block 〈bLabel〉;
72
architecture 〈archId〉 of 〈entityId〉 is
...
begin
...
end architecture 〈archId〉;
package body 〈packageId〉 is
...
end package body 〈packageId〉;
procedure 〈procId〉 (〈paraList〉) is
...
begin
...
end procedure 〈procId〉;
〈pLabel〉: process (〈sigList〉) is
...
begin
...
end process 〈pLabel〉;