Grundlagen der Digitaltechnik - Ing. H. Heuermann - FH Aachen

100 Highspeed-Datentransfer
6.3.1 CML-Gatter
Bei den Logikgattern geht man auf die differentiellen Eingänge x 1 und ¯x 1 direkt zu. Hingegen
wird an den differentiellen Eingängen x 2 und ¯x 2 die Spannung um 1.0V durch die
Transistoren T5 und T6 sowie den zugehörigen Stromquellen abgesenkt.
Der Strom der mittleren Stromquelle kann nur über den Zweig von T3 und T1 fliessen,
da für diese beiden Transistoren die Gate-Source-Spannungen von 1.0V zur Verfügung
stehen. Aus diesem Grunde fällt an RD1 eine Spannung von 0.40 V ab und an ȳ liegt der
Low-Zustand mit 2.9V an.
Der anderen Transistorzweig über T4 und T2 ist hochohmig und deshalb liegt an y der
High-Zustand mit 3.3V an.
Bild 6.7: CML-UND-Gatter y = x 1 · x 2 ; eingetragene Spannungen als Beispiel für x 1 = x 2 =
1 und y = 1
x 2 x 1 y
0 0 0
0 1 0
1 0 0
1 1 1
Tab. 6.4.
Wahrheitstafel UND
Nach dem De Morgansgesetz gilt:
y = x 1 · x 2 = x 1 + x 2
.
Somit müssen nur die Anschlüsse negiert werden. Bei differentiellen Signalen genügt dafür
ein Vertraschen der Anschlüsse.
Das folgende Bild6.8 zeigt, dass das CML-ODER-Gatter aus der gleichen Hardware wie
das UND-Gatter gebildet wird. Es wird nur anders beschalten!