VHDL Kurzbeschreibung

Ublicherweise wird fur die Simulation von VHDL ein ereignisgesteuerter Simulator mitzwei-Listen Technik benutzt 1 . Eine verwaltet die vorherigen Werte der Signale, die andereListe die neu berechneten.Eine ktive Zeiteinheit (delta-time) erlaubt die Behandlung von Signalzuweisungen ohneVerzogerungszeit. Dadurch kann der Simulator die Grundschleife der Simulation mehrfachdurchlaufen, ohne da die simulierte Zeit fortschreitet. Um die Wirkungsweise vonSignalzuweisungen besser zu verstehen, sei hier kurz der Simulationszyklus skizziert:1. Aktivierung des Zyklus zu einem Zeitpunkt t 0 durch Signalzuweisungen, die fur diesenZeitpunkt im Schedule sind.2. Durch diese Signalanderungen werden alle parallelen Anweisungen und Prozesse, diezu diesen Signalen sensitiv sind, aktiviert.3. In einer ersten Phase werden die Signale der aktiven Prozesse ausgewertet und Ausdruckeberechnet.4. In der zweiten Phase werden dann neue Werte an die Signale zugewiesen. Entsprechendden Verzogerungszeiten werden die Werteanderungen in die Scheduling-Tabelleubernommen.5. Damit ist ein Durchlauf fur den Zeitpunkt t 0 abgeschlossen. Waren bei den Signalzuweisungenin Schritt 4 auch welche ohne Verzogerungszeit, so wird der Simulationszyklusbeginnend bei Schritt 2 wiederholt | der Zeitschritt ist delta-time, diesimulierte Zeit bleibt bei t 0 .1 In Bezug auf Simulationsalgorithmen sei auf die entsprechenden Vorlesungen (CAD-Algorithmen: ::)verwiesen8