VHDL Kurzbeschreibung

ASyntaxbeschreibungAnmerkung:Der Anhang ist keine vollstandige Syntaxbeschreibung von VHDL | hier sei auf das ReferenceManual [IEEE88] verwiesen. Dieser Teil ist vielmehr als Hilfe fur den, mit den Grundkonzeptender Sprache vertrauten Designer, gedacht: als Nachschlagehilfe bei Fragen zur Syntax und derAnordnung von VHDL-Konstrukten. Dementsprechend sind nicht alle Produktionen der Sprachedargestellt | die verbleibenden Bezeichner sollten aber fur sich sprechen |, dafur wurde Wertdarauf gelegt zu zeigen wo welche VHDL-Anweisungen im Code stehen konnen.Der Index am Ende dieser Beschreibung ist dient als Cross-Index fur die nachfolgenden Syntaxbeschreibungen.Dort sind Verweise fur die gangigen Symbole und Bezeichner vorhanden |standig benutzte Terminale wie begin, end, is usw. sind nicht aufgefuhrt.A.1 UbersichtDa der Aufbau einiger VHDL-Konstrukte aus den Syntaxbeschreibungen nicht klar erkenntlichist, folgen hier noch einige Diagramme:VHDL-Entwurf : Ein gesamter Entwurf besteht ublicherweise aus einer Anzahl von Dateien,die wiederum die analysierbaren Einheiten enthalten.VHDL-Entwurfanalysierbare VHDL-DateiEntityArchitekturPackageKonguration-Interfacebeschreibung von Entwurfen-Implementation von Entwurfen-allgemeine Deklarationen-Zuordnung von Architekturen zu Entity / Komponente / InstanzArchitekturen : beschreiben die Funktion eines Entity. Sie bestehen aus einem Teil furlokale Deklarationen und einem Anweisungsteil, der konkurrente Anweisungen beinhaltet.Diese konnen in beliebiger Reihenfolge im VHDL-Code stehen.Architektur1. DeklarationenTypenKonstantenSignaleUnterprogrammeKomponenten2. konkurrente AnweisungenBlockeSignalzuweisungenProzeduraufrufeKomponenteninstanziierungenProzesse-Gruppierung konkurrenter Anweisungen-Werteberechnung und -zuweisung-Aufruf von Algorithmen, die Werte Signalen zuweisen-Hierarchische Verbindung-Denition sequentieller Algorithmen, die Signalwerte verarbeitenund die Ergebnisse Signalen zuweisen72