VHDL Kurzbeschreibung

{ Schranken fur die Flache (area){ Schranken fur Signallaufzeiten (delay, transition time, arrival time){ Zeitabhangigkeiten zwischen Signalen (clock to data){ Belastung vorangeschalteter Stufen (load){ Treiberleistung (fanout)Durch die Angabe solcher Randbedingungen wird einerseits der Suchraum des Synthesesystemseingeschrankt, zum anderen konnen Anforderungen der spateren Schaltungsumgebungberucksichtigt werden ) schneller, gezieltere Ergebnisse.Da der "synthetisierbare\ Sprachumfang von VHDL von dem verwendeten Werkzeugabhangt, folgen jetzt nur einige allgemeine Anmerkungen zu Strategien bei der Syntheseund zu der Umsetzung von Sprachkonstrukten.Verzogerungszeiten : sind bei Signalzuweisungen, in Bezug auf die Synthese, unsinnig,da sich die absoluten Zeitangaben nicht in Hardware realisieren lassen.Beispiel:C