VHDL Kurzbeschreibung
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alias declarationalias identier : type [(range expr)] is name [(range expr)];entity ENT isbegin.......end ENT;architecture ARC of ENT isbegin.......end ARC;B: blockbegin.......=package PKG isend PKG;beginP: process ?.......B ZBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBNZZZZZZZZZZ~package body PKG isend PKG;configuration CONF of ENT isend CONF;procedure P (...) isbegin.......end block B;end process P;end P;83