VHDL Kurzbeschreibung

SETRESET---ABABU1! d CXXXXXXXX-! d C--QQBARU28.1 Erzeugung von InstanzenOft werden bei Hardwareaufbauten array-artige Anordnungen von Komponenten benotigt(z.B. entsprechend der Bitbreite, Groe des Speichers:::). Um solche Anordnungen zu beschreiben,kann in VHDL die generate-Anweisung benutzt werden. Sie erlaubt:1. die Wiederholung von Strukturen entsprechend einer for ... loop Schleife.2. die Auswahl bestimmter Instanziierungen durch if ... then Bedingungen.Syntax:generate label: for variable in range generateconcurrent statementend generate [generate label];generate label: if (condition) generateconcurrent statementend generate [generate label];i.A. InstanziierungSIN- Z(1) ---D. DFFCQ-D. DFFCQZ(2) - Z(3)D Q - D Q-. DFFC-. DFFCSOUTCLKBeispiel:entity SHIFT isport ( SIN, CLK: in bit;SOUT: out bit);end SHIFT;gleichartiger Aufbau des Schieberegistersarchitecture NETLIST1 of SHIFT iscomponent DFFport (D, CLK: in bit; Q: out bit);end component;signal Z: bit vector (0 to 4);46