VHDL Kurzbeschreibung

10 VHDL und SyntheseVHDL als Hardwarebeschreibungssprache deckt mit seinen Ausdrucksmoglichkeiten alleim (digital) IC-Entwurf verwendeten Abstraktionsebenen ab. So kann das Verhalten kompletterSysteme mit abstrakten Datentypen modelliert (und simuliert) werden, wahrendandererseits Netzlistenbeschreibungen mit Datentypen '0' und '1' einen Aufbau aus Logikgatternnachbilden. Damit ist VHDL der ideale Ausgangspunkt fur Synthesewerkzeuge,da Ein- und Ausgabe der Programme in VHDL erfolgen kann, wobei abhangig von derenMoglichkeiten eine mehr oder minder abstrakte VHDL-Beschreibung verarbeitet wird.Synthese bezeichnet hier die Transformation von Verhaltensbeschreibungen in Strukturbeschreibungenaus Elementen niedrigerer Abstraktionsebenen | im Idealfall aus Elementeneiner Zellbibliothek eines Herstellers. Da sich mit zunehmender Abstraktion mehrFreiheitsgrade in Bezug auf Entwurfsentscheidungen ergeben, wird der Suchraum fur moglicheLosungen immer groer. Aber selbst auf der Logikebene hat man schon den tradeozwischen Platz und Geschwindigkeit: kleine Losungen mit wenig Elementen, die aber durchMehrfachbenutzung der Gatter viele Stufen umfassen , schnelle Schaltnetze mit wenigenStufen (im Idealfall: zweistug), die aber sehr gro sind.In kommerziellen Werkzeugen wird heutzutage die Logiksynthese (Schaltnetze), dieSynthese von Datenpfaden (Register, Funktionseinheit, Register, :::) und die Syntheseendlicher Automaten (synchrone Schaltwerke) relativ problemlos beherrscht. Bei funktionalenBeschreibungen hoherer Ebenen zeigen Werkzeuge, die uberwiegend aus dem universitarenBereichkommen, eine (notwendige) Spezialisierung | bezuglich der Zielarchitekturen,wie auch der Einsatzbereiche bzw. Aufgabenstellung ) Einschrankung des Suchraums.Wie schon angedeutet wurde, ist nicht jede VHDL-Beschreibung sinnvoller und/odermoglicher Ausgangspunkt fur Synthesetools. Man spricht deshalb auch oft von synthesisreadycode. Das heit:1. Die Eingabe mu sich auf einem Level benden, da sie von den CAD-Werkzeugenverarbeitet werden kann | zur Zeit sind dies Beschreibungen, die im Bereich derRegister-Transfer Ebene anzusiedeln sind. Gegebenenfalls mussen, im Sinne einesTop-Down Entwurfs, erste Verfeinerungen schon "von Hand\ gemacht worden sein.2. Die Eingabe mu gut synthetisierbar sein. Hinter dieser Aussage verbirgt sich dieganze Kunst beim Umgang mit Synthesewerkzeugen. Wie in Programmiersprachenlassen sich auch in VHDL Verhaltensweisen auf viele verschiedene Arten ausdrucken,wobei abhangig vom Werkzeug einige besonders gut fur die Synthese geeignet sind,wahrend andere als "nicht synthethisierbar\ eingestuft werden oder nur zu inezientenHardwarelosungen fuhren.Neben der Art der Sprachbeschreibung wirken sich vor allem noch zwei weitere Einusseauf das Syntheseergebnis aus. Dies ist zum einen die Zielbibliothek { welche Elementestellt ein Hersteller zur Verfugung {, zum anderen die Art und Weise, wie der Benutzerden Syntheseproze gesteuert hat. So bieten die meisten Systeme vielfaltige Moglichkeitenum Randbedingungen einzustellen, wie:57