VHDL Kurzbeschreibung

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Dabei konnen fur den Ausdruck edge folgende Bedingungen eingesetzt werden:Schema:nach wait-Anweisungsig name = '1'sig name = '0'in if-Abfragesig name'event and sig name = '1'not sig name'stable and sig name = '1'sig name'event and sig name = '0'not sig name'stable and sig name = '0'VorderankeRuckankeVorderankeRuckankeKontrollverhalten : Sind mehrere steuernde Signale vorhanden, so bestimmt dieSchachtelung der einzelnen Abfragen, ob es sich um synchron oder asynchron wirkendeLeitungen handelt (s. Beispiele).Variablen : Bei der Benutzung als Speicher fur Werte uber mehrere Aktivierungen desProzesses hinweg, werden fur Variablen implizite Register erzeugt. Dies ist immerdann der Fall, wenn es Pfade in der sequentiellen Abarbeitung Prozesses gibt, aufdenen die Variablen als Operanden gelesen werden, ohne da vorher Zuweisungenausgefuhrt wurden. Hinsichtlich der Art der erzeugten Register gelten die oben beiden Signalen beschriebenen Regeln.Die Unterscheidung, wann Signale und wann Variablen fur implizite Register benutzt werden,ergibt sich im allgemeinen aus der Art der Beschreibungsform. Wird der gesamteSpeicher auerhalb des Prozesses sichtbar, so sollten die dazugehorigen Signale direkt benutztwerden. Ist dies nicht der Fall, wie beispielsweise bei Schieberegistern (s. Beispiel:parametrisierbares Schieberegister), so mussen notwendigerweise Variablen benutzt werden.Bei der Beschreibung impliziter Register sollte innerhalb eines Prozesses nur eine Art vonspeicherndem Element, bezuglich Zeit- und Kontrollverhalten beschrieben werden, da manso die bestmogliche Kontrolle uber die Art der erzeugten Elemente hat. Nachfolgend sinddie verschiedenen Registertypen exemplarisch vorgestellt:Schema: Latch LATCH ENABLE: booleanprocess (LATCH ENABLE, D)beginif LATCH ENABLE thenQ
Latch mit asynchronem Setprocess (SET, LATCH ENABLE, D)beginif SET thenQ
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VHDL KurzbeschreibungA. MaderUniver
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10.1.2 VHDL-Prozesse : : : : : : :
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1.2 Design-ParadigmenDer eigentlich
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Syntax:entity entity name is[generi
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DatenuBei dieser Beschreibung wird
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Ublicherweise wird fur die Simulati
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Integer : Zahlen sind moglichvon ,2
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Nachfolgend werden einige Eigenscha
Seite 17 und 18: Es lassen sich auch Arrays von Arra
Seite 19 und 20: Zugristypen : Wie Zeiger in Program
Seite 21 und 22: Bereichefunction VEC2INT (INVEC: bi
Seite 23 und 24: Bei der Deklaration konnen die Wert
Seite 25 und 26: Da VHDL streng typisiert ist, musse
Seite 27 und 28: 5 Sequentielle BeschreibungenDie ze
Seite 29 und 30: Moglichkeiten fur choicesvalue => s
Seite 31 und 32: Wait : kontrolliert dynamisch die A
Seite 33 und 34: In dem folgenden Beispiel wird ein
Seite 35 und 36: Beispiel: function DECR (X: integer
Seite 37 und 38: 6 SignaleWahrend die VHDL-Elemente
Seite 39 und 40: Aktivierung der Zuweisung :Obwohl S
Seite 41 und 42: Untertyp mit Auosungsfunktionsubtyp
Seite 43 und 44: Beispiel: entity DFLOP is D-Type FF
Seite 45 und 46: Beispiel: process (A, B) sensitivit
Seite 47 und 48: | ist aquivalent zu|architecture ..
Seite 49 und 50: SETRESET---ABABU1! d CXXXXXXXX-! d
Seite 51 und 52: Beispiel:architecture S of COMPARE
Seite 53 und 54: Beispiel: configuration ONE of XR2
Seite 55 und 56: Generische Werte werden bei der Dek
Seite 57 und 58: 9 Libraries und PackagesEin package
Seite 59 und 60: Zusatzliche Libraries und Packages
Seite 61 und 62: { Schranken fur die Flache (area){
Seite 63 und 64: 10.1.1 Behandlung von Beschreibungs
Seite 65 und 66: 10.1.2 VHDL-ProzesseDas entscheiden
Seite 67: Variablen : Als Zwischenspeicher be
Seite 71 und 72: nur einen Takt : die Benutzung mehr
Seite 73 und 74: SYNCH: processProze fur synchrone E
Seite 75 und 76: ASyntaxbeschreibungAnmerkung:Der An
Seite 77 und 78: A.2 Bibliothekseinheitenentity decl
Seite 79 und 80: package declarationpackage identier
Seite 81 und 82: conguration declarationconfiguratio
Seite 83 und 84: port declarationport (identier list
Seite 85 und 86: subtype declarationsubtype identier
Seite 87 und 88: constant declarationconstant identi
Seite 89 und 90: le declarationfile identier : type
Seite 91 und 92: subprogram declarationprocedure sub
Seite 93 und 94: attribute declarationattribute iden
Seite 95 und 96: A.4 Spezikationenattribute specicat
Seite 97 und 98: disconnection specicationdisconnect
Seite 99 und 100: use clauseuse selected name f, sele
Seite 101 und 102: assertion statementassert condition
Seite 103 und 104: variable assignment statementtarget
Seite 105 und 106: if statementif condition thensequen
Seite 107 und 108: loop statement[loop label:][while c
Seite 109 und 110: exit statementexit [loop label][whe
Seite 111 und 112: null statementnull;C CCCCCCCCCCCCCC
Seite 113 und 114: process statement[label:] process [
Seite 115 und 116: concurrent assertion statement[labe
Seite 117 und 118: component instantiation statementla
Seite 119 und 120:
A.8 Vordenierte AttributeAttribut P
Seite 121 und 122:
A.9 Reservierte Bezeichnerabs eleme
Seite 123:
Index:=, 79, 80, 84, 85, 87, 100, 1
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