VHDL Kurzbeschreibung

6 SignaleWahrend die VHDL-Elemente aus Verhaltensbeschreibungen (Prozesse, Variablen und sequentielleAnweisungen) ihre direkte Entsprechung in Programiersprachen haben, habenSignale und parallele Blocke Eigenschaften, die typisch sind fur Strukturbeschreibungenund deren Simulation.In VHDL stellen Signale die einzige Moglichkeit dar, quasi als Leitungen die Elementestruktureller Beschreibungen miteinander zu verbinden sowie die Kommunikation zwischenProzessen zu ermoglichen. Bei der Simulation wird eine zeitliche Ordnung von Ereignissen| im Sinne von Ursache und Wirkung | uber Signale geregelt.6.1 DeklarationSignale konnen an folgenden Stellen im VHDL-Code deklariert werden:1. innerhalb eines package fur globale Signale.2. als port ... der entity Deklaration fur entity-globale Signale.3. innerhalb einer architecture als architecture-globale Signale.Syntax:in package oder architecturesignal signal name: type name [:= expression];als port einer entity... signal name: injoutjinoutjbuffer type name;Bei der Deklaration von Ein-/Ausgangen einer entity mu eine Signalrichtung speziziertwerden:in Eingang, nur auf rechter Seite von Variablen-/Signalzuweisungen zulassig.out Ausgang, nur auf linker Seite von Signalzuweisungen zulassig.inout bidirektionale Leitung, kann beliebig in Code benutzt werden.buffer prinzipiell ein Ausgang (nur ein Treiber), kann intern aber auch auf rechter Seitevon Zuweisungen benutzt werden.Beispiel:package SIGDECL issignal VCC: std logic := '1';signal GND: std logic := '0';end SIGDECL;entity MUXFF isport ( DIN: in bit;SEL: in bit;CLK: in bit;DOUT: buffer bit);signal NOUT: bit;end MUXFF;...globale Signaleentity-globale Signalewird intern benutzt34