VHDL Kurzbeschreibung

Dabei konnen fur den Ausdruck edge folgende Bedingungen eingesetzt werden:Schema:nach wait-Anweisungsig name = '1'sig name = '0'in if-Abfragesig name'event and sig name = '1'not sig name'stable and sig name = '1'sig name'event and sig name = '0'not sig name'stable and sig name = '0'VorderankeRuckankeVorderankeRuckankeKontrollverhalten : Sind mehrere steuernde Signale vorhanden, so bestimmt dieSchachtelung der einzelnen Abfragen, ob es sich um synchron oder asynchron wirkendeLeitungen handelt (s. Beispiele).Variablen : Bei der Benutzung als Speicher fur Werte uber mehrere Aktivierungen desProzesses hinweg, werden fur Variablen implizite Register erzeugt. Dies ist immerdann der Fall, wenn es Pfade in der sequentiellen Abarbeitung Prozesses gibt, aufdenen die Variablen als Operanden gelesen werden, ohne da vorher Zuweisungenausgefuhrt wurden. Hinsichtlich der Art der erzeugten Register gelten die oben beiden Signalen beschriebenen Regeln.Die Unterscheidung, wann Signale und wann Variablen fur implizite Register benutzt werden,ergibt sich im allgemeinen aus der Art der Beschreibungsform. Wird der gesamteSpeicher auerhalb des Prozesses sichtbar, so sollten die dazugehorigen Signale direkt benutztwerden. Ist dies nicht der Fall, wie beispielsweise bei Schieberegistern (s. Beispiel:parametrisierbares Schieberegister), so mussen notwendigerweise Variablen benutzt werden.Bei der Beschreibung impliziter Register sollte innerhalb eines Prozesses nur eine Art vonspeicherndem Element, bezuglich Zeit- und Kontrollverhalten beschrieben werden, da manso die bestmogliche Kontrolle uber die Art der erzeugten Elemente hat. Nachfolgend sinddie verschiedenen Registertypen exemplarisch vorgestellt:Schema: Latch LATCH ENABLE: booleanprocess (LATCH ENABLE, D)beginif LATCH ENABLE thenQ