VHDL Kurzbeschreibung
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Fur den Datentyp std_logic sind in dem Package STD_LOGIC_1164 Auosungsfunktionendeniert: die Typen std_logic / std_logic_vector sind, mit einer Auosungsfunktionversehene, Untertypen zu std_ulogic / std_ulogic_vector (unresolved).Als Beispiel fur den Umgang mit bidirektionalen Bussen, wird nachfolgend ein 4-bitBustreiber/-empfanger modelliert.Beispiel:library IEEE;use IEEE.std logic 1164.all;entity BUSIO isport( OEN: in std logic;IBUS: in std logic vector (3 downto 0);OBUS: out std logic vector (3 downto 0);IOBUS: inout std logic vector (3 downto 0));end BUSIO;architecture BEHAV of BUSIO isbeginP: process (OEN, IBUS, IOBUS)beginif (OEN = '1') thenIOBUS
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