VHDL Kurzbeschreibung

Schaltwerke :werden unter folgenden Bedingungen erzeugt:Proze: beschreibt ein zeitliches Verhalten: Signalzuweisungen sind von Bedingungen abhangig:Variablen beinhalten Werte vorheriger Prozeaktivierungen:es werden typische, ereignisbezogene Signalabfragen durchgefuhrt,wie if (CLK`event)and (CLK = '1'):es kommen mehrere wait Anweisungen vorSignalzuweisung : das Ziel der Zuweisung steht auch auf der rechten Seite in einemAusdruckUm die zeitliche Zwischenspeicherung zu realisieren, werden bei der Synthese Flip-ops, bzw. Register generiert. Die Operatoren und Anweisungen werden als Schaltnetze(s.o.) an den Ein- und Ausgangen der Zeitglieder realisiert.endliche AutomatenEine besonders haug verwendete Form von Schaltwerken sind endliche Automaten(Finite State Machine), die dazu benutzt werden, als Kontrolleinheit andere Werkezu steuern.Sie werden in VHDL typischerweise dadurch beschrieben, da eine Variable (oderein Signal mit Zwischenspeicherung) existiert, die den aktuellen Zustand speichert.In dem Proze wird mit Hilfe einer einzigen groen case Anweisung, abhangig vomaktuellen Zustand verzweigt; dabei werden dann innerhalb dieser Verzweigung ausder Eingabe ein Nachfolgezustand und die Ausgabewerte berechnet.10.1 SynopsysDa die Art der Beschreibung stark von den eingesetzten Werkzeugen abhangt { wie schonoben angedeutet: durch unterschiedliche Synthesestrategien werden unterschiedliche Formulierungenbevorzugt {, konnen Beispiele nur exemplarisch zu bestimmten Syntheseprogrammenund deren Versionen angegeben werden. Dieser Abschnitt bezieht sich auf dieSynthese mit dem Synopsys Design Compiler, V 3.1a.Art der VHDL-BeschreibungHinsichtlich der Abstraktion ist eine Synthese der Eingabe bis in der Bereich der Register-Transfer Ebene, teilweise sogar bis hin zur Hauptblockebene, moglich. Beispielsweise kanneine Strukturbeschreibung aus Elementen der RT-Ebene problemlos synthetisiert werden,wobei die einzelnen Komponenten durch Verhaltensbeschreibungen speziziert sind.Bei der Wahl zwischen Verhaltens- oder Strukturbeschreibungen (einer niedrigeren Abstraktionsebene)gilt folgende Grundregel: Strukturen, die sich ein Entwerfer wahrend desDesignprozesses vorstellt, sollten auch als solche in die VHDL-Beschreibung eingebrachtwerden. Andernfalls ist es vergleichsweise schwierig eine komplexe Verhaltensbeschreibungso zu andern, da bestimmte "Zielarchitekturen\ durch die Synthese erzeugt werden.59