VHDL Kurzbeschreibung

Bei der Deklaration konnen die Wertebereiche der Signale eingeschrankt werden unddie Initialisierung mit Werten ist moglich.Beispiel: signal COUNT: integer range 1 to 50;signal GROUND: bit := '0';signal INT BUS: std logic vector (1 to 8);Achtung:Signale konnen nicht innerhalb eines Prozesses deklariert werden. Sie konnen zwarinnerhalb des process benutzt werden, aber Signalzuweisungen werden in der Simulationszeitabgearbeitet. Das heit, da Signalzuweisungen nicht in der sequentiellenReihenfolge im Prozess wirksam werden, sondern erst, wenn der Prozess ein wait-Statement erreicht.Um den zeitlichen Charakter der Signalzuweisung hervorzuheben, wird auch ein andererZuweisungsoperator als bei Variablen benutzt, fur den Ablauf der Simulationszeitkonnen auerdem Verzogerungen bei der Signalzuweisung modelliert werden:signal xyz: bit;...xyz