VHDL Kurzbeschreibung

3 Bezeichner und DeklarationenIdentier dienen dazu Objekte zu benennen. Mit Ausnahme einiger reservierter Worterkann der Benutzer beliebige Namen vergeben, dabei gilt:1. Zeichensatz 'a':::'z', '0':::'9', ' '.2. das erste Zeichen mu ein Buchstabe sein.3. keine Unterscheidung zwischen Gro- und Kleinschreibung in VHDLBei Verwendung von Bibliotheken und Packages mussen die Elemente gegebenenfalls uberkomplette Namen derefenziert werden, wie: lib name.package name.item nameKommentare : beginnen mit zwei -- Zeichen und gehen bis zum Ende der Zeile.Konstanten : legen einmalig Werte innerhalb eines package, einer entity oder einerarchitecture fest.Syntax:constant identier: type [range expr][:= expression];Beispiel: constant Vcc: real := 4.5;constant CYCLE: time := 100 ns;constant PI: real := 3.147592;constant FIVE: bit vector := "0101";Variablen : speichern Werte innerhalb eines process und werden dort, durch den Kontrollugesteuert, sequentiell benutzt. Variablen konnen nicht benutzt werden, umInformationen zwischen Prozessen auszutauschen.Syntax:variable identier list: type [range expr][:= expression];Bei der Deklaration konnen die Wertebereiche der Variablen eingeschrankt werdenund die Initialisierung mit Werten ist moglich.Beispiel: variable INDEX: integer range 1 to 50 := 10;variable CYCLE TIME: time range 10 ns to 50 ns := 10 ns;variable REGISTER: std logic vector (7 downto 0);variable X, Y: integer;Signale :verbinden Design-Entities untereinander und ubertragen Wertewechsel innerhalbder Schaltung. Die Kommunikation zwischen Prozessen ndet uber Signalestatt. 4Syntax:signal identier list: type [range expr][:= expression];4 Wegen der besonderen Bedeutung von Signalen in VHDL wird auf sie spater noch genauer eingegangenin Abschnitt 6.19