VHDL Kurzbeschreibung

10.1.1 Behandlung von Beschreibungsformen in der SyntheseFur die Beschreibungen in einer architecture gelten folgende Grundregeln:Instanziierungen bilden die logische Grundlage von (vorgegebenen) Hierarchien, sie werdendirekt in die synthetisierte Struktur ubernommen. generate-Anweisungen werdenentsprechend wie einfache Instanziierungen von Komponenten direkt in Hardwarestrukturenumgesetzt.Beispiel:einfache Instanziierungen: Z = A ^ B ^ C ^ Dcomponent ND2Komponentendeklarationport (A, B: in bit; C: out bit);end component;...signal TMP1, TMP2: bit;...beginU1: ND2 port map(A, B, TMP1); InstanziierungenU2: ND2 port map(C, D, TMP2);U3: ND2 port map(TMP1, TMP2, Z);end ARCHI1;Instanziierungen mit generate: 8-bit Registercomponent FF1port (D, CLK: in bit; Q: out bit);end component;...signal CLK: bit;signal D, Q: bit vector(0 to 7);...beginGEN: for I in D'range generateU: FF1 port map (D(I), CLK, Q(I));end generate GEN;end ARCHI2;1-bit FF8-fache InstanziierungWerden Entities in der Hierarchie mehrfach instanziiert, so sind bei deren Behandlungdurch den Syntheseproze drei Strategien moglich:Generalisierung : das instanziierte Entity wird einmal synthetisiert, anschlieendverweist jede Instanziierung auf dieses Element (Design Attribute: Don'tTouch).Individualisierung :entsprechend der Anzahl der Instanziierungen werden unterscheidbareEntities erzeugt, die dann individuell synthetisiert werden (UniquifyHierarchy).60