VHDL Kurzbeschreibung
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Beispiel: entity DFLOP is D-Type FFport ( CLK, D: in std logic;Q: out std logic)end DFLOP;architecture BEHAV of DFLOP isbeginprocess (CLK)beginif (CLK = '1') and CLK ist 1 und der Wert hat sich geandert(CLK'event) and(kann wegfallen da CLK in sensitivity-list)(CLK'last value = '0') und der letzte Wert war 0 (wegen `X`...)then Q
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