VHDL Kurzbeschreibung
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Achtung:Gerade bei case-Anweisungen wird oft vergessen, da in allen Fallen eine Signalzuweisungvorkommen mu. Gibt es einen "Standard-Wert\, so empehlt es sich erst eineunbedingte Zuweisung dieses Wertes vor der Verzweigung zu machen (s. obiges Beispiel).Dann brauchen in der Verzweigung nur die davon abweichenden "Spezialfalle\behandelt zu werden.Beispiel:1-aus-4 Decodersignal DECIN is integer range 0 to 3;signal D1, D2, D3, D4: bit;...P: processbeginso nicht! |fur D1 bis D4 werden FFs synthetisiertcase DECIN iswhen 0 => D1 D2 D3 D4 D1
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