VHDL Kurzbeschreibung

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VerhaltenDas Grundkonstrukt der Verhaltensbeschreibung ist der process.interner Aufbau: Ein <strong>VHDL</strong>-Proze ist einem Programm einer Programmiersprache vergleichbar,mit den ublichen Konzepten:{ sequentielle Abarbeitung der Anweisungen{ Kontrollanweisungen zur Steuerung des Ablaufs{ Verwendung lokaler Variablen, -Datentypen{ Unterprogrammtechniken (Prozeduren und Funktionen)Aktivierung: Da das Ziel der <strong>VHDL</strong> Beschreibung ein durch den Simulator ausfuhrbaresVerhalten ist, gibt es spezielle Konstrukte, die festlegen wann der Proze zu aktivierenist | im Gegensatz zu Programmen in herkommlichen Sinne sind Hardwareelementeimmer, gleichzeitig aktiv.Ein Proze hat deshalb ublicherweise entweder eine sensitivity list oder enthalt wait-Anweisungen. Beide Methoden bewirken, da bei der Anderung von Eingangswertender Architektur der Proze von Simulator aktiviert wird, die Anweisungen sequentiellabgearbeitet werden und dadurch neue Ausgangswerte erzeugt werden.Ein-/Ausgabe: Nur uber Signale konnen Prozesse nach auen hin aktiv werden. DieseSignale konnen zum einen Ein- und Ausgange der Schaltung sein, zum anderenkonnen auch mehrere Prozesse uber (architektur-)interne Signale kommunizieren.In Gegensatz zu den Signalen konnen die Variablen des Prozesses nur prozessinternverwendet werden und stellen so etwas wie lokalen Speicher dar.Um Parallelitaten im Verhalten einer architecture zu beschreiben, konnen innerhalb desAnweisungsteils beliebig viele Prozesse beschrieben werden.Beispiel:architecture ARCH BEHAV of COMPARE isbeginprocess (A, B)beginif (A = B) thenC
DatenuBei dieser Beschreibung wird der Datenu uber kombinatorische logische Funktionen (Addierer,Komparatoren, Decoder, Gatter:::) modelliert.Beispiel:architecture ARCH DATFL of COMPARE isbeginC
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Seite 15 und 16: Nachfolgend werden einige Eigenscha
Seite 17 und 18: Es lassen sich auch Arrays von Arra
Seite 19 und 20: Zugristypen : Wie Zeiger in Program
Seite 21 und 22: Bereichefunction VEC2INT (INVEC: bi
Seite 23 und 24: Bei der Deklaration konnen die Wert
Seite 25 und 26: Da VHDL streng typisiert ist, musse
Seite 27 und 28: 5 Sequentielle BeschreibungenDie ze
Seite 29 und 30: Moglichkeiten fur choicesvalue => s
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Seite 33 und 34: In dem folgenden Beispiel wird ein
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Seite 39 und 40: Aktivierung der Zuweisung :Obwohl S
Seite 41 und 42: Untertyp mit Auosungsfunktionsubtyp
Seite 43 und 44: Beispiel: entity DFLOP is D-Type FF
Seite 45 und 46: Beispiel: process (A, B) sensitivit
Seite 47 und 48: | ist aquivalent zu|architecture ..
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Seite 53 und 54: Beispiel: configuration ONE of XR2
Seite 55 und 56: Generische Werte werden bei der Dek
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Zusatzliche Libraries und Packages
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{ Schranken fur die Flache (area){
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10.1.1 Behandlung von Beschreibungs
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10.1.2 VHDL-ProzesseDas entscheiden
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Variablen : Als Zwischenspeicher be
Seite 69 und 70:
Latch mit asynchronem Setprocess (S
Seite 71 und 72:
nur einen Takt : die Benutzung mehr
Seite 73 und 74:
SYNCH: processProze fur synchrone E
Seite 75 und 76:
ASyntaxbeschreibungAnmerkung:Der An
Seite 77 und 78:
A.2 Bibliothekseinheitenentity decl
Seite 79 und 80:
package declarationpackage identier
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conguration declarationconfiguratio
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port declarationport (identier list
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subtype declarationsubtype identier
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constant declarationconstant identi
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le declarationfile identier : type
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subprogram declarationprocedure sub
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attribute declarationattribute iden
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A.4 Spezikationenattribute specicat
Seite 97 und 98:
disconnection specicationdisconnect
Seite 99 und 100:
use clauseuse selected name f, sele
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assertion statementassert condition
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variable assignment statementtarget
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if statementif condition thensequen
Seite 107 und 108:
loop statement[loop label:][while c
Seite 109 und 110:
exit statementexit [loop label][whe
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null statementnull;C CCCCCCCCCCCCCC
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process statement[label:] process [
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concurrent assertion statement[labe
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component instantiation statementla
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A.8 Vordenierte AttributeAttribut P
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A.9 Reservierte Bezeichnerabs eleme
Seite 123:
Index:=, 79, 80, 84, 85, 87, 100, 1
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