VHDL Kurzbeschreibung
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nur einen Takt : die Benutzung mehrerer Ausdrucke fur Taktanken innerhalb einesProzesses ist nicht erlaubt auch wenn diese unabhangig voneinander auf verschiedeneSignale / Variablen wirken.Die Auswahl mehrerer Takte fur ein Ziel der Zuweisung { explizit durch Multiplexstrukturenoder implizit durch die Schachtelung von Bedingungen { ist nicht synthesefahigund kann hochstens durch externe Logik modelliert werden.Beispiel:zwei in einem Proze beschriebene Flipopsprocess(CLK 1, CLK 2)beginif (CLK 1'event and CLK 1 = '1') thenQ1
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