PDP11 PeripheralsHbk 1972 - Trailing-Edge
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KWllP XX<br />
KWllP COUNTER<br />
KW11P COUNT SET BUFFER<br />
KWI1P CSR<br />
TMll XX<br />
TMll XX<br />
TMll LRC<br />
TMl! DSR<br />
TM11 SUS ADDRESS<br />
TMll BYTE COUNT<br />
TM 11 CONTROL<br />
TMll STATUS<br />
OST CSR<br />
OST EADRSl,2<br />
OST ADRS2<br />
OST ADRSI<br />
OST MASK2<br />
OST MASKI<br />
DRllB DBR4<br />
DRllB CSR4<br />
DRllB BA4<br />
DRllB WC4<br />
DRllB DBR3<br />
DRllS CSR3<br />
DRllB BA3<br />
DRllB WC3<br />
DRllB DBR2<br />
DRllB CSR2<br />
DRllB BA2<br />
DR11B WC2<br />
772416 DRIIS/DATA<br />
772414 DRIIS/STATUS<br />
772412 DRllS/BA<br />
772410 DR11B/WC<br />
772146 TO 772110 MEMORY PARITY CSR<br />
772146 15<br />
772120 4<br />
772116 3<br />
772114 2<br />
772112 1<br />
772110 0<br />
771776 UDCS - CONTROL AND STATUS REGISTER<br />
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