Steuerbare Gleichrichtung in Halbleiter-Nanostrukturen - Universität ...

5. Experimentelle Ergebnisse und Diskussion
Diese Problematik wird mit zusätzlich eingefügten Seiten-Gates bei der Probe I behoben.
Dazu sei auf Abschnitt 5.3 verwiesen, wo die Messergebnisse dieser Probe vorgestellt und
diskutiert werden.
Verarmungszonen:
Das Verhalten der gezeigten Kennlinie (Abb. 5.5) in den Bereichen A (Sperrung) und B
(Durchlass) entspricht der Erläuterung der Funktionsweise des SSDs in Abschnitt 2.4.2
(siehe auch Abb. 2.7). Dem Mechanismus des Öffnen und Schließen des Kanals liegen die
Größen der Verarmungszonen im 2DEG zu Grunde. Ohne angelegte Spannung VSD hat die
Breite der Verarmungszonen für das Material 12071 eine konstante Größe von lV = 122 nm
(siehe Abschnitt 5.1.2), was bei der geometrischen Kanalgröße von k = 513 nm zu einem
geöffneten Kanal von keff = 269 nm führt (Abb. 2.7 b), wodurch in der Mitte ein leitender
Kanal bestehen bleibt. Vergrößern sich die Verarmungszonen, so führt dies zu einer Ab-
schnürung des Kanals aufgrund der angelegten Spannung (Abb. 2.7 a).
Die Veramungszonenlänge sollte jedoch nicht als charakteristische Größe für das Vorhan-
densein oder Nicht-Vorhandensein von Ladungsträgern verstanden werden. Vielmehr ist
es eine Größe, bei der die Ladungsträgerdichte bereits auf einen bestimmten Wert abfällt
und erst im Weiteren Verlauf auf Null absinkt. So entsteht bei einer Überlagerung zweier
Verarmungzonen, die an den Seiten des Kanals entstehen und aufeinander zuwachsen, nicht
sofort eine absolute Ladungsträgerabwesenheit, sondern nur eine Abschwächung. So ist es
auch bei eigentlich kompletter Verarmung über ganze Kanalbereiche möglich, dass in der
Kanalmitte noch ein leitender Kanal existiert, der in reduzierter Weise Strom fließen lassen
kann.
JFET Vergleich:
Eine weitere Möglichkeit zur Interpretation bietet der Vergleich mit einem JFET (engl.
junction field-effect transistor). Die Potentiale der Seitenflächen wirken wie das Top-Gate
und die geätzten Gräben werden mit der isolierenden Schicht identifiziert. Bei einem JFET
kann der Strom, der durch die leitende Schicht fließt, mit Hilfe des Top-Gates gesteuert
werden [9]. In der Probenstruktur, die dieser Arbeit zugrunde liegt, werden die Verarmung
des 2DEGs und somit auch der Stromfluss analog durch die Potentialdifferenz Vdiff zwi-
schen Seitenfläche und Kanalmitte gesteuert.
Im Folgenden wird die genauere Betrachtung des JFETs genutzt, um das Verhalten des
2DEG-Kanals der planaren Diode in Sperrrichtung zu erklären. Abbildung 5.6 zeigt sche-
matisch die Funktionsweise eines JFETs. Die Top-Gate-Spannung wird mit VT = 0 V auf
das selbe Potential wie der Drain-Anschluss gelegt. Der Kanal-Strom IK wird in Abhän-
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