Steuerbare Gleichrichtung in Halbleiter-Nanostrukturen - Universität ...
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5. Experimentelle Ergebnisse und Diskussion<br />
Diese Probe zeigt somit aufgrund der fehlenden Seiten-Gates bzw. Seitenflächen wie er-<br />
wartet e<strong>in</strong> symmetrisches Kennl<strong>in</strong>ienverhalten, jedoch ke<strong>in</strong>en l<strong>in</strong>earen Verlauf im gesamten<br />
Source-Dra<strong>in</strong>-Spannungs<strong>in</strong>tervall.<br />
Seiten-Gates auf halbem Source-Dra<strong>in</strong>-Potential<br />
Abbildung 5.20 zeigt e<strong>in</strong>e ISD(VSD)-Kennl<strong>in</strong>ie der Probe I für e<strong>in</strong>e Source-Dra<strong>in</strong>-Spannung<br />
von VSD = −5,5 V bis VSD = +5,5 V, wobei die Seiten-Gates mit VG = VSD<br />
2 immer auf<br />
dem halben Source-Dra<strong>in</strong>-Potential gehalten werden. Diese Kennl<strong>in</strong>ie zeigt <strong>in</strong> den Berei-<br />
chen A, B1 und B2 qualitativ das gleiche Verhalten wie die Kennl<strong>in</strong>ie des 2DEG-Kanals<br />
<strong>in</strong> Abbildung 5.19. Die differentiellen Widerstände liegen <strong>in</strong> der selben Größenordnung<br />
und unterscheiden sich nur unwesentlich vone<strong>in</strong>ander. Jedoch s<strong>in</strong>d zwei zusätzliche Be-<br />
reiche C1 und C2 identifizierbar. Die ISD(VSD)-Kennl<strong>in</strong>ie hat hier zwei weitere Anstiege<br />
des differentiellen Widerstandes dR zu verzeichnen. Der differentielle Widerstand steigt<br />
auf dRC1 = 1131 kΩ und dRC2 = 970 kΩ mit den Maximalströmen IC1 = 34,5 µA und<br />
IC2 = 32,1 µA (bei VSD = ±5,5 V). Somit zeigt auch diese Kennl<strong>in</strong>ie e<strong>in</strong> fast punktsym-<br />
metrisches Verhalten zum Ursprung. Es ist <strong>in</strong> ke<strong>in</strong>ster Weise e<strong>in</strong>e Diodencharakteristik zu<br />
erkennen, da die Asymmetrie durch die Wahl der Seiten-Gate-Spannung VG = VSD<br />
2 unterbunden<br />
wird. Diese Beschaltung führt dazu, dass ab e<strong>in</strong>er bestimmten positiven bzw.<br />
negativen Source-Dra<strong>in</strong>-Spannungen VSD der Kanal zur Hälfte komplett geöffnet ist, die<br />
andere Hälfte jedoch vollständig verarmt ist (siehe Abbildung 5.21). Die Verschluss-Seite<br />
des Kanals bef<strong>in</strong>det sich dabei immer auf der Seite des Anschlusses, der e<strong>in</strong> höheres positi-<br />
VSD<br />
2<br />
V < 0 V<br />
SD<br />
-<br />
+<br />
Dra<strong>in</strong><br />
VSD<br />
2<br />
VSD<br />
2<br />
V > 0 V<br />
SD<br />
+<br />
Dra<strong>in</strong><br />
Abbildung 5.21.: Schematische Darstellung der Verarmungzonen im Kanalbereich bei e<strong>in</strong>er<br />
64<br />
-<br />
VSD<br />
2<br />
Seiten-Gate-Spannung VG = VSD<br />
2 für die Source-Dra<strong>in</strong>-Spannung VSD →<br />
±∞.