PCT/2000/51 - World Intellectual Property Organization

51/2000
19262 PCT Gazette - Section I - Gazette du PCT 21 Dec/déc 2000
CAVALIER ENTERRE AUTO-ALIGNE
POUR TRANSISTORS VERTI-
CAUX DANS DES MEMOIRES A
SEMI-CONDUCTEURS
(71) INFINEON TECHNOLOGIES NORTH
AMERICA CORP. [US/US]; 1730 North
First Street, San Jose, CA 95112-6000
(US). INTERNATIONAL BUSINESS MA-
CHINES CORPORATION [US/US]; New
Orchard Road, Armonk, NY 10504 (US).
(72) MANDELMAN, Jack, A.; 5 Jamie Lane,
Stormville, NY 12582 (US). GRUENING,
Ulrike; 38 Town View Drive, Wappingers
Falls, NY 12590 (US). MICHAELIS,
Alexander; 3 Plaza Road, Wappingers Falls,
NY 12590 (US).
(74) PASCHBURG, Donald, B. et al. / etc.;
Siemens Corporation - Intellectual Property
Dept., 186 Wood Avenue South, Iselin, NJ
08830 (US).
(81) CN JP KR.
(84) EP (AT BE CH CY DE DK ES FI FR GB GR
IE IT LU MC NL PT SE).
Published / Publiée :(c)
(51) 7 H01L 23/00, 29/00
(11) WO 00/77849
(21) PCT/US00/16017
(13) A1
(22) 9 Jun/juin 2000 (09.06.2000)
(25) en (26) en
(30) 09/330,788 11 Jun/juin 1999
(11.06.1999)
US
(43) 21 Dec/déc 2000 (21.12.2000)
(54) METHOD FOR IMPLEMENTING RE-
SISTANCE, CAPACITANCE AND/OR
INDUCTANCE IN AN INTEGRATED
CIRCUIT
PROCEDE POUR DOTER UN CIRCUIT
INTEGRE DE PROPRIETES DE RESIS-
TANCE, DE CAPACITE ET/OU D’IN-
DUCTANCE
(71) S3 INCORPORATED [US/US]; 2841 Mission
College Boulevard, Santa Clara, CA
95052-8058 (US).
(72) HUANG, Chi-Jung; 20157 Chateau Drive,
Saratoga, CA 95070 (US). PENG, Cai, Jung
(Helen); 20911 Elenda Drive, Cupertino, CA
95014 (US). LI, Ken, Ming; 3454 Notre
Dame Drive, Santa Clara, CA 95051 (US).
(74) HAVERSTOCK, Thomas, B. et al. / etc.;
Haverstock & Owens LLP, Suite 420, 260
Sheridan Avenue, Palo Alto, CA 94306 (US).
(81) JP KR.
Published / Publiée :(a)
(51) 7 H01L 23/12, B23K 20/00
(11) WO 00/77850
(21) PCT/JP00/03746
(13) A1
(22) 9 Jun/juin 2000 (09.06.2000)
(25) ja (26) ja
(30) 11/164454 10 Jun/juin 1999
(10.06.1999)
JP
(43) 21 Dec/déc 2000 (21.12.2000)
(54) CLAD PLATE FOR FORMING INTER-
POSER FOR SEMICONDUCTOR DE-
VICE, INTERPOSER FOR SEMICON-
DUCTOR DEVICE, AND METHOD OF
MANUFACTURING THEM
PLAQUAGE DESTINE A FORMER UN
ELEMENT INTERCALAIRE DANS UN
DISPOSITIF A SEMI-CONDUCTEUR,
UN TEL ELEMENT INTERCALAIRE,
ET PROCEDE DE FABRICATION AS-
SOCIE
(71) TOYO KOHAN CO., LTD. [JP/JP]; 2-12,
Yonbancho, Chiyoda-ku, Tokyo 102-8447
(JP).
(for all designated States except / pour tous
les États désignés sauf US)
(72, 75) SAIJO, Kinji [JP/JP]; Toyo Kohan
Co., Ltd., Technical Research Laboratory,
1296-1, Higashitoyoi, Kudamatsu-shi, Yamaguchi
744-8611 (JP). YOSHIDA, Kazuo
[JP/JP]; Toyo Kohan Co., Ltd., Technical
Research Laboratory, 1296-1, Higashitoyoi,
Kudamatsu-shi, Yamaguchi 744-8611 (JP).
OKAMOTO, Hiroaki [JP/JP]; Toyo Kohan
Co., Ltd., Technical Research Laboratory,
1296-1, Higashitoyoi, Kudamatsu-shi, Yamaguchi
744-8611 (JP). OHSAWA, Shinji
[JP/JP]; Toyo Kohan Co., Ltd., Technical
Research Laboratory, 1296-1, Higashitoyoi,
Kudamatsu-shi, Yamaguchi 744-8611 (JP).
(74) OHTA, Akio; Ohta Patent Office, New
State Manor 356, 23-1, Yoyogi 2-chome,
Shibuya-ku, Tokyo 151-0053 (JP).
(81) AE AG AL AM AT AU AZ BA BB BG BR
BY CA CH CN CR CU CZ DE DK DM DZ
EE ES FI GB GD GE GH GM HR HU ID IL
IN IS JP KE KG KP KR KZ LC LK LR LS
LT LU LV MA MD MG MK MN MW MX
MZ NO NZ PL PT RO RU SD SE SG SI SK
SL TJ TM TR TT TZ UA UG US UZ VN YU
ZA ZW.
(84) AP (GH GM KE LS MW MZ SD SL SZ TZ
UG ZW); EA (AM AZ BY KG KZ MD RU
TJ TM); EP (AT BE CH CY DE DK ES FI FR
GB GR IE IT LU MC NL PT SE); OA (BF BJ
CF CG CI CM GA GN GW ML MR NE SN
TD TG).
(51) 7 H01L 23/29, 21/56
(11) WO 00/77851
(21) PCT/JP99/07228
(13) A1
(22) 22 Dec/déc 1999 (22.12.1999)
(25) ja (26) ja
(30) 11/168861 15 Jun/juin 1999
(15.06.1999)
JP
(43) 21 Dec/déc 2000 (21.12.2000)
(54) METHOD OF PRODUCING EPOXY
FOR MOLDING SEMICONDUCTOR
DEVICE, MOLDING MATERIAL, AND
SEMICONDUCTOR DEVICE
PROCEDE DE PRODUCTION D’UNE
RESINE EPOXY POUR LE MOULAGE
D’UN DISPOSITIF A SEMI-CONDUC-
TEUR, MATERIAU DE MOULAGE ET
DISPOSITIF A SEMI-CONDUCTEUR
(71) SUMITOMO BAKELITE COMPANY
LIMITED [JP/JP]; 5-8, Higashishinagawa
2-chome, Shinagawa-ku, Tokyo 140-0002
(JP).
(for all designated States except / pour tous
les États désignés sauf US)
(72, 75) TAKASAKI, Noriyuki [JP/JP];
4334-14, Shimookamoto, Kawachimachi,
Kawachi-gun, Tochigi 329-1104 (JP).
TAKAYAMA, Kenji [JP/JP]; 25-26, Nakahara
2-chome, Musashimurayama-shi, Tokyo
208-0035 (JP). ANAI, Yoshiyuki [JP/JP];
4673-1, Miyukihoncho, Utsunomiya-shi,
Tochigi 321-0983 (JP).
(74) ASAMURA, Kiyoshi et al. / etc.; Room 331,
New Ohtemachi Building, 2-1, Ohtemachi
2-chome, Chiyoda-ku, Tokyo 100-0004 (JP).
(81) CN JP KR SG US.
(51) 7 H01L 23/498, 23/64
(11) WO 00/77852 (13) A1
(21) PCT/FR00/01492
(22) 30 May/mai 2000 (30.05.2000)
(25) fr (26) fr
(30) 99/07555 15 Jun/juin 1999 FR
(15.06.1999)
(43) 21 Dec/déc 2000 (21.12.2000)
(54) METHOD FOR MAKING DEVICES
COMPRISING A CHIP ASSOCIATED
WITH A CIRCUIT ELEMENT AND
RESULTING DEVICES
PROCEDE DE REALISATION DE DIS-
POSITIFS COMPRENANT UNE PUCE
ASSOCIEE A UN ELEMENT DE CIR-
CUIT ET DISPOSITIFS OBTENUS
(71) GEMPLUS [FR/FR]; Avenue du Pic de
Bertagne, Parc d’Activités de Gémenos,
F-13881 Géménos (FR).
(for all designated States except / pour tous
les États désignés sauf US)
(72, 75) FIDALGO, Jean-Christophe [FR/FR];
4, rue de la Cortine, F-13420 Gémenos
(FR). CALVAS, Bernard [FR/FR]; 30,
Groupe Provence, Avenue de Verdun,
F-13400 Aubagne (FR). PATRICE, Philippe
[FR/FR]; Résidence Les Deux Moulins,
Bâtiment D, Avenue Jean Roque, F-13190
Allauch (FR).
(74) MILHARO, Emilien; Gemplus, Boîte
postale 100, F-13881 Gémenos Cedex (FR).
(81) AE AG AL AM AT AU AZ BA BB BG BR
BY CA CH CN CR CU CZ DE DK DM DZ
EE ES FI GB GD GE GH GM HR HU ID IL
IN IS JP KE KG KP KR KZ LC LK LR LS
LT LU LV MA MD MG MK MN MW MX
MZ NO NZ PL PT RO RU SD SE SG SI SK
SL TJ TM TR TT TZ UA UG US UZ VN YU
ZA ZW.
(84) AP (GH GM KE LS MW MZ SD SL SZ TZ
UG ZW); EA (AM AZ BY KG KZ MD RU
TJ TM); EP (AT BE CH CY DE DK ES FI FR
GB GR IE IT LU MC NL PT SE); OA (BF BJ
CF CG CI CM GA GN GW ML MR NE SN
TD TG).
(51) 7 H01L 23/525, 23/532
(11) WO 00/77853
(21) PCT/DE00/01897
(13) A1
(22) 9 Jun/juin 2000 (09.06.2000)
(25) de (26) de
(30) 199 26 499.6 10 Jun/juin 1999
(10.06.1999)
DE
(43) 21 Dec/déc 2000 (21.12.2000)
(54) ARRANGEMENT OF FUSES IN SEMI-
CONDUCTOR STRUCTURES WITH Cu
METALLIZATION
CONFIGURATION DE FUSIBLES
DANS DES STRUCTURES A