Wersja pełna [11,39 MB] - Wydział Elektroniki, Telekomunikacji i ...

KARTA PRZEDMIOTU
Nazwa przedmiotu Programowalne układy cyfrowe
Skrót nazwy PUC
Kierunek:
Elektronika i telekomunikacja Automatyka i robotyka Informatyka
X X
Osoba odpowiedzialna za treść przedmiotu:
Imię: Miron
Nazwisko: Kłosowski
e-mail: klosowsk@ue.eti.pg.gda.pl
Lp. Zagadnienie
Karta zajęć - wykład
poziom
wiedzy umiej.
liczba
godzin
A B C D E
1. Kategorie układów programowalnych. X 0,33
2. Budowa układów programowalnych SPLD. Układy PLA, PAL i GAL. X 0,67
3. Konfiguracja układów programowalnych SPLD, pamięć konfiguracji. X 0,67
4. Proste systemy projektowania układów SPLD. System ABEL. X 1
5. Budowa i właściwości układów GAL 16V8 i 22V10. X 0,67
6. Budowa i właściwości układów FPGA i CPLD. X 0,67
7. Bloki funkcjonalne układów CPLD. X 0,67
8. Bloki funkcjonalne układów FPGA. X 1
9. Układy FPGA typu Spartan3 firmy Xilinx. X 1
10. Układy FPGA typu Virtex2 i Virtex4 firmy Xilinx. X 1
11. Właściwości bloków I/O układów Spartan3, Virtex2 i Virtex4. X 1
12. Konfiguracja układów FPGA na przykładzie układów Virtex2 i Virtex4. X 0,67
13. Interfejs JTAG w układach FPGA. X 0,33
14. Język VHDL w syntezie układów programowalnych. X 1
15. Synteza maszyn stanu w języku VHDL. Kodowanie stanów. X 1
16. Synteza bloków logicznych (opis RTL, behawioralny, hierarchiczny). X 1
17. Synteza z ograniczeniami czasowymi i przestrzennymi. Atrybuty. X 0,33
18. Optymalizacja czasowa (timing closure). X 0,33
19. Biblioteki i generatory komponentów. X 0,67
20. Oprogramowanie do syntezy i implementacji układów FPGA. X 0,33
21. Podstawy integracji sprzętu i oprogramowania w układach FPGA. X 0,33
22. Metastabilność przerzutników w układach programowalnych. X 0,33
Razem 15
Karta zajęć - laboratorium
poziom
liczba
Lp. Zagadnienie
wiedzy umiej.
godzin
A B C D E
1. Zintegrowany system projektowy Active-HDL. X X 2
2. Implementacja i weryfikacja prostego układu kombinacyjnego w
środowisku Active-HDL z wykorzystaniem schematu ideowego.
X 2
3. Implementacja i weryfikacja prostego układu sekwencyjnego w
środowisku Active-HDL z wykorzystaniem schematu ideowego.
X 2
4. Synteza, implementacja, symulacja i weryfikacja prostego układu
kombinacyjnego w środowisku Active-HDL z wykorzystaniem języka
X 2
184